2021-10-01から1ヶ月間の記事一覧
https://docs.boom-core.org/en/latest/sections/instruction-fetch-stage.html より引用 自作RISC-Vコアのテストをいろいろやっていく中で、あれ？これどうやって実現すればいいんだろう、というのがある。 今引っかかっているのは、RASからの回復(1日に1時…
MICRO 2021 の論文が Free Access になっているので、興味のあるものを読んでいくことにした。 Software-Defined Vectorの続き。メモリアクセスを頑張っているようだが、ここまで分散させているとちゃんとコンシステンシが取れるのか不思議に思えてくる。 ht…
MICRO 2021 の論文が Free Access になっているので、興味のあるものを読んでいくことにした。 最初はSoftware-Defined Vector から。読んでいると、これは中規模なDynamically Reconfigurable Processorな気がしてきた。タイルの規模が大きいけど、やりたい…
アリババのRISC-Vコアデザインのオープンソース化があった。中身を見てみるとビルドスクリプトにも思いっきりT-Headって書いてあるのでT-Headでいいでしょう。 一応Coremarkのコンパイルは上手く行っているみたいで、シミュレーションを流し直している。 し…
アリババのRISC-Vコアデザインのオープンソース化があった。中身を見てみるとビルドスクリプトにも思いっきりT-Headって書いてあるのでT-Headでいいでしょう。 T-HeadのGCCを取ってくるのは面倒くさいので、crt0とGCCのオプションをいじって無理よりCoremark…
アリババのRISC-Vコアデザインのオープンソース化があった。中身を見てみるとビルドスクリプトにも思いっきりT-Headって書いてあるのでT-Headでいいでしょう。 初期のcloneしたデザインからいくつかコメントアウトとPATHの追加削除を行っている。なんでcshの…
SystemVerilogのStream演算について、念のためVerilatorでどのように生成されているのか確認しておこうと思った。 まず、簡単な構成として以下のようなStream演算をコンパイルしてみた。 initial begin static bit [7:0] value_a = 8'h8C; static bit [7:0] …
SystemVerilogのStreaming演算について、あまり良く知らなかったのでいろいろ勉強しようと思った。 Streaming演算では、任意のサイズでのビット列の反転ができるらしい。以下のサイトが参考になる。 https://www.amiq.com/consulting/2017/05/29/how-to-pack…
ふと気になって、SystemVerilogのunion型をどのように扱っているのか調査しようと思った。現在私のデザインではunion型は使っていないけれども、今後使うことになるとデバッグ時にGTKWaveで波形を観察することになる。GTKWaveがどのようにunion型を扱ってい…
www.computer.org ISCAの上記の論文を読む。現在は入手不可能になっているが、ISCAの時は特別に公開されていたようだ。あんまり詳細は記述できないのだがサマリだけをメモ的にアップロードしていく。 最新のエンタープライズクラスのIBM z15分岐予測器の設計…
分岐予測は設計経験がないうえにいろいろ試行錯誤しながら作っているのだが、なかなか性能が伸びない。 時間を見つけて実装の見直しを行っているが、独自にいろいろやってもらちが明かないので論文を読んでみることにした。 参考にしたのは以下の論文「Impro…
分岐予測は設計経験がないうえにいろいろ試行錯誤しながら作っているのだが、なかなか性能が伸びない。 とりあえず試行錯誤したバージョンは意外と性能が伸びていない。 RASのインデックスがずれてしまうのが問題のようだ。投機的にRASのインデックスが更新…
分岐予測は設計経験がないうえにいろいろ試行錯誤しながら作っているのだが、いくつか設計メモを残しておこう。 まずそもそもフェッチの動作だが、大きく分け3つのステージに分けている。 s0ステージ 命令キャッシュおよびTLBに対して仮想アドレスのリクエス…
ちまちまと自作RISC-Vコアを実装している。RASの検討をしたので実装を行っている。 問題となるのはBIMとの共用だ。BIMの方がキャッシュライン上の前のビット列でヒットすればそちらを採用し、RASの方がヒットすればそちらを採用する。 基本的な流れはこうだ…
ちまちまと自作RISC-Vコアを実装している。DhrystoneがPASSできるようになったが、まだまだ性能的にはひどいもんだ。 次に検討するのはRAS (Return Address Stack)の実装だ。 RASはJALRやJAL命令などのCALL系命令でスタックに戻り値を置き、RET命令がフェッ…
ちまちまと自作RISC-Vコアを実装している。DhrystoneがPASSできるようになったが、まだまだ性能的にはひどいもんだ。 BTBとBIMがDhrystoneをある程度動かせるようになってきたので、性能を見てみた。 Dead状態になるコミットはかなり減ってきた。ただしまだ…
ちまちまと自作RISC-Vコアを実装している。DhrystoneがPASSできるようになったが、まだまだ性能的にはひどいもんだ。 分岐予測の性能を向上させるためにBTBとBIMのデータ幅を増やしている。最初の方はかなり性能が上がってきた。 " 20386" : { "commit" : { …
こういう波形見ると頭がバグってきますよね。 ちまちまと自作RISC-Vコアを実装している。DhrystoneがPASSできるようになったが、まだまだ性能的にはひどいもんだ。 特に分岐予測器を入れていないのがひどい。現在簡単なBTBとBimodal Predictorを実装している…
Writing LLVM Passを読んで、LLVMのPassの追加方法が少しわかったので、今度は別のPassを追加してみよう。 参考にしたのは以下のPDF資料。ここでは、BBinLoopsと呼ばれるPassを新たに作成している。 - Writing an LLVM Pass https://www.inf.ed.ac.uk/teachi…
Writing LLVM Passを読んで、LLVMのPassの追加方法が少しわかったので、今度は別のPassを追加してみよう。 参考にしたのは以下のPDF資料。ここでは、BBinLoopsと呼ばれるPassを新たに作成している。 - Writing an LLVM Pass https://www.inf.ed.ac.uk/teachi…
Writing LLVM Passを読んで、LLVMのPassの追加方法が少しわかったので、今度は別のPassを追加してみよう。 参考にしたのは以下のPDF資料。ここでは、OpCountと呼ばれるPassを新たに作成している。 - Writing an LLVM Pass https://www.inf.ed.ac.uk/teaching…
Writing LLVM Passをまあまあ読んだので、いくつかサンプルプログラムを試してみたくなった。 ドキュメントに書いてあるhello Passを試してみよう。LLVMのリポジトリの中でrelease/13.xブランチで試してみる。 llvm.org LLVMのrelease/13.xブランチをビルド…
