昨年2020/12/18に行われたRISC-V勉強会の発表資料は日本語で作っていたのですが、一部から英語化してほしいという声が挙がっていました。 また、先日riscv.orgが私のRISC-V勉強会の発表資料を転載してくれたということもあり、本格的に英語化してほしいとい…

EspressoというのはEspresso Logic Minimizerというソフトウェアで、いわゆる学校で習うカルノー図のように、論理を簡単化するためのソフトウェアである。おそらくこの問題には常に最適な解を算出するアルゴリズムというのは存在しないので、Heuristicなアル…

テストパタンを流してとりあえず最初のフェッチが上手く行くかどうかを見ていたのだが、どうも以下のアサーションエラーで落ちてしまう。 Assertion failed: 'A' channel Get carries invalid source ID (connected at MSRHTile.scala:163:21) Aチャネルのエ…

Chipyard環境上で独自CPUコアのシミュレーション環境を構築しようとしているが、いくつか環境の変更を行っている。 src/main/scala/MSRHCoreBlackbox.scala class MSRHCoreBlackbox( xLen: Int ) extends BlackBox with HasBlackBoxResource { val io = IO(n…

Chipyardではいくつかのコンフィグレーションが用意されており、欲しい構成に応じてかなり柔軟にVerilogを生成することができる。どのようなコンフィグレーションが生成できるかについては、generators/chipyard/src/main/scala/config/に定義が置かれている…

RISC-Vコアのシミュレーション環境Chipyardでは、現在Rocket-Chip、BOOM、Arianeがサポートされているが、独自CPUコアをサポートするにあたり入出力ポートを独自CPU向けに改造する必要がある。 まず、ここではまず独自CPU側では以下のインタフェースを使って…

ArianeCoreの生成方法が分かったので、次は独自コアの構成方法について調査してみよう。ここでは、独自のRISC-Vコア MSRH を接続する方法について考えてみる。 この調査の目的は、Chipyardの環境を使えば、CPUコアを設計してインタフェースを統一すれば簡単…

Chipyardの環境ではScalaで実装しているRocket-ChipやBOOMコアもインスタンス化することができるが、それ以外にSystemVerilogで実装されているArianeもシミュレーションを実行することができる。 つまり、SystemVerilogで実装した独自CPUコアに対してもChipy…

Chipyardには、RISC-VのインオーダCPUであるArianeを試すための環境が用意されている。もともとSubrepoとしてArianeが配置されていたのは知っていたので何らかのビルド・実行できる環境があるとは思っていたが、どうやら本当に実行できるようだ。 ArianeはSy…

チョット分け合ってA64FXのマニュアルを読みなおしている。分岐予測について調べたかったのでもう一度読み直してまとめている。 条件分岐予測には私の理解では大きく2種類があって、 局所分岐予測：条件分岐命令毎に分離した履歴バッファを利用する。つまり…

ロードストアのトレースログについては、以下のオプションを変更してリコンパイルすることで出力されるようになるらしい。リコンパイルには例によってかなり時間がかかってしまうのだけれども。 src/main/scala/common/parameters.scala diff --git a/src/ma…

SonicBOOMの動作解析、次はLSUによるロード命令の動作を見てみよう。ロード命令はLSUにより発行されるが、命令自体は整数ユニットとは別のイシューユニットで発行される。 以下のアセンブリ命令を実行して波形を取得した。 .section .text .global simple_lo…

前回の解析で、イシューユニットで命令があふれてしまった場合にどのように動作するのかが解析できなかった。いくつか構成を変えて新しいコンフィグレーションを生成してみる。 StrangeBoomConfigという新しいコンフィグレーションを作ってその動作を確かめ…

これは自分用メモ。 ご存知C言語にはマクロと呼ばれる#defineなどを使ったルール記述が可能だ。有名なものだと#define, #ifdef, #endif などのものだ。これを使えばコンパイル時に様々なオプションでソースコードを改変することができ、グローバルに持たせて…

次に、以下のようにALUのリソースを一気に使い切るようなコードを見てみよう。これはDispatcherがC.ADDIを8命令フルにDispatchするがALUの数が足りず、すべての命令を発行することができない場合にFetcherがどのようにリロードするのかを観察する。 00000000…

SonicBOOMのデザインを読み解いている。引き続き以下のようなプログラムを動かして命令フェッチャーの動きを観察している。 000000008000322e <simple_add>: 8000322e: b0002573 csrr a0,mcycle 80003232: 301025f3 csrr a1,misa 80003236: 0205e593 ori a1,a1,32 800032</simple_add>…

SonicBOOMのデザインを読み解いている。少しクリティカルな部分について解析するために以下のようなプログラムを動かしてみよう。 000000008000322e <simple_add>: 8000322e: b0002573 csrr a0,mcycle 80003232: 301025f3 csrr a1,misa 80003236: 0205e593 ori a1,a1,32 </simple_add>…

引き続きSonicBOOMのデザインを読んでいる。SonicBOOMではf3にて簡単なデコードが完了すると、バックエンドに命令が渡される。その時のフロントエンドとバックエンドのインタフェースとしてFetchBuffer(fb)に格納される。FetchBufferからバックエンドに命令…

SonicBOOMのデザインを読んでいる。次はTLBについて調査する。 TLBは仮想アドレスから物理アドレスを引いてくるための機構なのだが、テーブルサーチ部分は以下のような構成になっていた。 1つの仮想アドレスに対して4-WAY同時に格納できる構成になっており、…

RISC-VのOoOコアSonicBOOMのデザインを読み解いている。フロントエンドのパイプライン構成について読み解いていきたい。 SonicBOOMのフェッチ部については大まかに言って3ステージに分かれていると言って良い。 s0：プログラムカウンタから仮想アドレスを命…

SonicBOOMの基本的な性能を見るために、次はCoremarkを実行してみることにした。SonicBOOMはパラメータに応じて以下の構成を取ることができる。 Coremarkのソースコードとコンパイルについては、以下のリポジトリを活用することにした。デフォルトではCorema…

RISC-VのOoOコアであるSonicBOOMのデザインを勉強している。前回に続いて、以下のテストパタンを用いてALUのデータパスがどのようにして選択されているのかを観察している。 .section .text .global simple_add simple_add: addi x10, x0, 1 addi x11, x10, …

SonicBOOMの基本的な性能を見るために、Dhrystoneを実行してみることにした。SonicBOOMはパラメータに応じて以下の構成を取ることができる。 これらの構成の違いは、BOOMのconfix-mixins.scalaに定義されている。GigaBoomConfigは以下のように定義されている…

あけましておめでとうございます。今年も、FPGA開発日記をよろしくお願いします。 去年の成果としては、以下のような感じだと思う。自分自身、今年は意外とハードウェアよりも、ソフトウェアよりに移っていると思う。 引き続きRISC-Vをベースとしたエコシス…