RISC-V Summit 2025を概観する (Day-2)

続いて、Day-2の資料の要約をChatGPTで行った。

Paving the Road to Data Center-Scale RISC-V
Martin Dixon（Google）
GoogleのMartin Dixonは、データセンター規模でのRISC-V展開に向けたロードマップを示した。講演では、x86→Armへの移行経験から得た知見を踏まえ、RISC-V導入に必要な「標準仕様（Server Platform Specification）」「高性能SoC」「包括的テスト」「活発なコミュニティ」を“車の旅”に喩えて紹介。Mooreの法則の限界に対し、異種ISA（x86, Arm, RISC-V）の共存が今後の方向性であると強調した。Google内部ではRISC-Vを既にデータセンター要素技術として評価中であり、AIによる自動コード修正・テスト生成（40,000件のコード編集）を通じてポーティングを加速。CI/CD環境で自動的にマルチアーキテクチャテストを実施する“Shadow Testing”を導入しており、開発者が意識せずに移行検証できる体制を構築中。最終的な目標は、AI主導の「自己運転型ソフトウェア移植（Level 5 Automation）」によって、RISC-V採用を自然な選択肢にすることであると述べた。

Paving the Road to Data Center-Scale RISC-V

Martin Dixon（Google）

GoogleのMartin Dixonは、データセンター規模でのRISC-V展開に向けたロードマップを示した。講演では、x86→Armへの移行経験から得た知見を踏まえ、RISC-V導入に必要な「標準仕様（Server Platform Specification）」「高性能SoC」「包括的テスト」「活発なコミュニティ」を“車の旅”に喩えて紹介。Mooreの法則の限界に対し、異種ISA（x86, Arm, RISC-V）の共存が今後の方向性であると強調した。Google内部ではRISC-Vを既にデータセンター要素技術として評価中であり、AIによる自動コード修正・テスト生成（40,000件のコード編集）を通じてポーティングを加速。CI/CD環境で自動的にマルチアーキテクチャテストを実施する“Shadow Testing”を導入しており、開発者が意識せずに移行検証できる体制を構築中。最終的な目標は、AI主導の「自己運転型ソフトウェア移植（Level 5 Automation）」によって、RISC-V採用を自然な選択肢にすることであると述べた。

RISC-V Outperforming Expectations
Richard Wawrzyniak（The SHD Group）
半導体市場アナリストのRichard Wawrzyniakが、最新の市場分析レポート「2025 RISC-V Market Analysis Report」を発表。RISC-VベースSoCの出荷は2031年までに350億ユニット超、年平均成長率（CAGR）31.7%と予測。AIアクセラレータ、MCU、ネットワークデバイスの需要が成長を牽引し、RISC-V CPU IP市場は2031年に19億ドル規模へ到達すると見込まれる。Armとの差は急速に縮まり、2026年にはハイエンドCPU性能でほぼ同等に達する見通し。AIアプリケーションの多様化がRISC-V普及の主要因であり、SoC設計の異種化（複数ISA共存）がRISC-V採用を促進していると指摘。Nvidiaが全製品にRISC-Vを採用し、CUDAのRISC-V移植を進めている点を「転換点」と位置づけた。さらに、Google、Meta、Qualcomm、Samsung、Renesasなど大手企業の参入により、RISC-VはすでにArmに次ぐ第2の主要アーキテクチャとして確立。今後はAIやエッジ向けSoCのカスタマイズ需要を背景に、オープンISAが市場競争力の源泉となると結論づけた。

RISC-V Outperforming Expectations

Richard Wawrzyniak（The SHD Group）

半導体市場アナリストのRichard Wawrzyniakが、最新の市場分析レポート「2025 RISC-V Market Analysis Report」を発表。RISC-VベースSoCの出荷は2031年までに350億ユニット超、年平均成長率（CAGR）31.7%と予測。AIアクセラレータ、MCU、ネットワークデバイスの需要が成長を牽引し、RISC-V CPU IP市場は2031年に19億ドル規模へ到達すると見込まれる。Armとの差は急速に縮まり、2026年にはハイエンドCPU性能でほぼ同等に達する見通し。AIアプリケーションの多様化がRISC-V普及の主要因であり、SoC設計の異種化（複数ISA共存）がRISC-V採用を促進していると指摘。Nvidiaが全製品にRISC-Vを採用し、CUDAのRISC-V移植を進めている点を「転換点」と位置づけた。さらに、Google、Meta、Qualcomm、Samsung、Renesasなど大手企業の参入により、RISC-VはすでにArmに次ぐ第2の主要アーキテクチャとして確立。今後はAIやエッジ向けSoCのカスタマイズ需要を背景に、オープンISAが市場競争力の源泉となると結論づけた。

A Networking Native RISC-V Processor for the Datacenter
Mark Throndson（GlobalFoundries / MIPS IPBU）
Mark Throndsonは、データセンター・ネットワーク処理向けに設計されたRISC-VベースSoC「MIPS I8500」を紹介。I8500は最大384コア／1500ハート構成を持ち、Simultaneous Multithreading（SMT）とMIPS Defined Instructions（MDI）による高スループット設計を採用。1GHz動作時にArm Cortex-A53比で2倍以上のパケット処理性能を示し、クラスタ単位でのマルチスレッド拡張によりシリコン効率3.5倍を実現したと報告。ネットワークDPU（Data Processing Unit）用途を想定し、低遅延DMA、L1直結ストリーミングポート、L2キャッシュ一貫性を備える。Linux/RTOS両対応のSDKを提供し、前シリコン段階からソフトウェア最適化を可能にする「Atlas Explorer」仮想環境を用意。GlobalFoundriesグループ傘下のMIPSとして、物理AI・通信・自動車・ストレージ領域へのRISC-V展開を拡大し、「RISC-V at Foundry Scale」をスローガンに産業用途での本格採用を推進している。

A Networking Native RISC-V Processor for the Datacenter

Mark Throndson（GlobalFoundries / MIPS IPBU）

Mark Throndsonは、データセンター・ネットワーク処理向けに設計されたRISC-VベースSoC「MIPS I8500」を紹介。I8500は最大384コア／1500ハート構成を持ち、Simultaneous Multithreading（SMT）とMIPS Defined Instructions（MDI）による高スループット設計を採用。1GHz動作時にArm Cortex-A53比で2倍以上のパケット処理性能を示し、クラスタ単位でのマルチスレッド拡張によりシリコン効率3.5倍を実現したと報告。ネットワークDPU（Data Processing Unit）用途を想定し、低遅延DMA、L1直結ストリーミングポート、L2キャッシュ一貫性を備える。Linux/RTOS両対応のSDKを提供し、前シリコン段階からソフトウェア最適化を可能にする「Atlas Explorer」仮想環境を用意。GlobalFoundriesグループ傘下のMIPSとして、物理AI・通信・自動車・ストレージ領域へのRISC-V展開を拡大し、「RISC-V at Foundry Scale」をスローガンに産業用途での本格採用を推進している。

Verifying a Complex RISC-V Processor Using Test Generation and Hardware Emulation Techniques
Wei-Hua Han／Shubhodeep Roy Choudhury／Aimee Sutton
本発表は、複雑化するRISC-Vコア（例：XiangShan）の検証に必要なテスト生成・高速エミュレーション技術の統合手法を解説。MMU/TLB、AIA/IMSIC、マルチハート、OoO実行、RVV 1.0など高度な機能を網羅するには 10¹⁵サイクル級の検証が必要であり、従来のソフトウェアシミュレーションでは実用的でないと指摘。検証刺激を生成する STING（100,000以上のテストフラグメント）を中心に、ランダム・ワークロード・ディレクテッドテストを組み合わせる総合的な仕組みを紹介。同フレームワークは HAV（Hardware-Assisted Verification）と組み合わせて、Zebu/HAPSエミュレーション上で高スループットテスト実行を行い、ソフトウェア検証の6000倍に達する性能を実現。ストリーミングテスト方式により再構成のオーバーヘッドを削減し、継続的にテスト投入可能とする。デバッグではVerdiを活用し、ISS（ImperasFPM）とのロックステップ実行で差分解析を実施。今後は機能カバレッジの追加や自動デバッグ強化を目指している。

Verifying a Complex RISC-V Processor Using Test Generation and Hardware Emulation Techniques

Wei-Hua Han／Shubhodeep Roy Choudhury／Aimee Sutton

本発表は、複雑化するRISC-Vコア（例：XiangShan）の検証に必要なテスト生成・高速エミュレーション技術の統合手法を解説。MMU/TLB、AIA/IMSIC、マルチハート、OoO実行、RVV 1.0など高度な機能を網羅するには 10¹⁵サイクル級 の検証が必要であり、従来のソフトウェアシミュレーションでは実用的でないと指摘。検証刺激を生成する STING（100,000以上のテストフラグメント）を中心に、ランダム・ワークロード・ディレクテッドテストを組み合わせる総合的な仕組みを紹介。同フレームワークは HAV（Hardware-Assisted Verification） と組み合わせて、Zebu/HAPSエミュレーション上で高スループットテスト実行を行い、ソフトウェア検証の6000倍に達する性能を実現。ストリーミングテスト方式により再構成のオーバーヘッドを削減し、継続的にテスト投入可能とする。デバッグではVerdiを活用し、ISS（ImperasFPM）とのロックステップ実行で差分解析を実施。今後は機能カバレッジの追加や自動デバッグ強化を目指している。

Accelerating Software Development for High-Performance Chiplet-Based Compute Using Virtual Prototypes
Luke Yen／Rae Parnmukh／Larry Lapides
本講演では、TenstorrentのAI向けチップレットアーキテクチャに対し、Synopsys Virtualizerを用いた VDK（Virtualizer Development Kit）を活用して、ソフトウェア開発を事前に左シフトする手法を紹介。システムC/TLMモデルにより、CPU・MLアクセラレータ・メモリ・スケールアウトチップレットの複雑な構成でも、ブートフロー検証・ファームウェア開発・IOハンドシェイク確認を実現。特にチップレット構造が複雑化する中、VDKが初期段階での安全な検証環境を提供する役割を強調した。さらに、マルチホスト分散シミュレーションにより大規模チップレットシステムを高速化し、Linux 6.12.1のブートに成功した例を紹介。FPGAプロトタイピングの代替としてVDKを使用することで、ソフトウェア・ハードウェア協調設計が容易になり、顧客が独自モデルを統合できる柔軟性を確保。最終的には「シリコン前の完全な信頼性（Pre-silicon confidence）」を提供し、市場投入までの期間短縮を実現すると述べた。

Accelerating Software Development for High-Performance Chiplet-Based Compute Using Virtual Prototypes

Luke Yen／Rae Parnmukh／Larry Lapides

本講演では、TenstorrentのAI向けチップレットアーキテクチャに対し、Synopsys Virtualizerを用いた VDK（Virtualizer Development Kit） を活用して、ソフトウェア開発を事前に左シフトする手法を紹介。システムC/TLMモデルにより、CPU・MLアクセラレータ・メモリ・スケールアウトチップレットの複雑な構成でも、ブートフロー検証・ファームウェア開発・IOハンドシェイク確認を実現。特にチップレット構造が複雑化する中、VDKが初期段階での安全な検証環境を提供する役割を強調した。さらに、マルチホスト分散シミュレーションにより大規模チップレットシステムを高速化し、Linux 6.12.1のブートに成功した例を紹介。FPGAプロトタイピングの代替としてVDKを使用することで、ソフトウェア・ハードウェア協調設計が容易になり、顧客が独自モデルを統合できる柔軟性を確保。最終的には「シリコン前の完全な信頼性（Pre-silicon confidence）」を提供し、市場投入までの期間短縮を実現すると述べた。

RISC-V Customization After a Tape-out
Zdenek Prikryl（Codasip）／Gareth Baron（Menta）
CodasipのStudio FusionとMentaのeFPGA技術を用い、テープアウト後にRISC-Vコアをカスタマイズする手法を紹介。通常、ISA拡張は設計初期に固定されるが、製品寿命中に要求が変化する IIoT/暗号/新アルゴリズムなどの領域では事後拡張が有用であり、L110コア＋eFPGA が柔軟性の鍵となると説明。CodALで命令を記述するだけでRTL/SDK/シミュレータ/コンパイラに自動反映されるワークフローを提示した。ケーススタディとして、行列積（matmul）命令をeFPGAに追加し、拡張オペランド（rs1, rs2, a6, a7）を活用して高速化した例を紹介。マトリクスサイズが大きくなるほどハードウェアアクセラレーションの効果が増大し、最大3.5倍のスピードアップを実証。さらに、eFPGAリソース選定（LUT/DSP/MEM）やIOマッピングの注意点、今後のマルチCPU＋共有eFPGA構成などの展望にも触れた。

RISC-V Customization After a Tape-out

Zdenek Prikryl（Codasip）／Gareth Baron（Menta）

CodasipのStudio FusionとMentaのeFPGA技術を用い、テープアウト後にRISC-Vコアをカスタマイズする 手法を紹介。通常、ISA拡張は設計初期に固定されるが、製品寿命中に要求が変化する IIoT/暗号/新アルゴリズムなどの領域では事後拡張が有用であり、L110コア＋eFPGA が柔軟性の鍵となると説明。CodALで命令を記述するだけでRTL/SDK/シミュレータ/コンパイラに自動反映されるワークフローを提示した。ケーススタディとして、行列積（matmul）命令をeFPGAに追加し、拡張オペランド（rs1, rs2, a6, a7）を活用して高速化した例を紹介。マトリクスサイズが大きくなるほどハードウェアアクセラレーションの効果が増大し、最大3.5倍のスピードアップを実証。さらに、eFPGAリソース選定（LUT/DSP/MEM）やIOマッピングの注意点、今後のマルチCPU＋共有eFPGA構成などの展望にも触れた。

ChipIN Centre: Accelerating India’s Journey in RISC-V
Venkata Reddy K／Aneesh Raveendran（C-DAC Bangalore）
インドのRISC-V国家プロジェクト「DIR-V」の中核拠点である ChipIN Centre の取り組みを紹介。C-DACのVeloceエミュレーション、Param Utkarshスパコン、EDAツール群を活用し、国内大学290校・スタートアップ88社に対してチップ設計支援を実施。マルチプロジェクトウェハ（MPW）シャトルを年間4回実施し、わずか1年で96デザインをSCLへ投入する成果を達成した。さらに、農業・自動車・通信・セキュリティなどを対象とした「DIR-V Grand Challenge」で100テープアウトを目指す取り組みを報告。低コストでのファブ利用、標準IPレポジトリ提供、教育プログラムなど、多面的な国家戦略の一環としてRISC-V普及を加速している。インド政府の「Million Chips, Billion Dreams」というスローガンの象徴的存在となっている。

ChipIN Centre: Accelerating India’s Journey in RISC-V

Venkata Reddy K／Aneesh Raveendran（C-DAC Bangalore）

インドのRISC-V国家プロジェクト「DIR-V」の中核拠点である ChipIN Centre の取り組みを紹介。C-DACのVeloceエミュレーション、Param Utkarshスパコン、EDAツール群を活用し、国内大学290校・スタートアップ88社に対してチップ設計支援を実施。マルチプロジェクトウェハ（MPW）シャトルを年間4回実施し、わずか1年で96デザインをSCLへ投入する成果を達成した。さらに、農業・自動車・通信・セキュリティなどを対象とした「DIR-V Grand Challenge」で100テープアウトを目指す取り組みを報告。低コストでのファブ利用、標準IPレポジトリ提供、教育プログラムなど、多面的な国家戦略の一環としてRISC-V普及を加速している。インド政府の「Million Chips, Billion Dreams」というスローガンの象徴的存在となっている。

Verifying Out-of-Order Vector Extension Using Open Source Tools
Sharvil Panandikar ほか（Tenstorrent）
Tenstorrent Ascalon（RVA23対応 OoO RVVコア）の検証方法を、完全にオープンソースのツール群で実現する手法を提案。Riescue-D（ディレクテッドテスト）、Riescue-C（コンプライアンステスト）、ISG（ランダムテスト）、Whisper（ISS）、rv_tester（ロックステップ検証）を組み合わせ、複雑なベクタ命令（Gather/Scatter、Segment、Permutation等）や長マイクロシーケンスにも対応。特に、Vstart≠0処理、IOアクセス、例外処理、長命令系列など、OoOベクタ特有のバグ検出に強みを持つ。今後はCoreArchCoverageを追加し、Whisperベースでカバレッジモデルを自動生成する計画。オープンソースのみで高性能RVVコアの実証が可能であることを示し、開発者コミュニティへの貢献を強調した。

Verifying Out-of-Order Vector Extension Using Open Source Tools

Sharvil Panandikar ほか（Tenstorrent）

Tenstorrent Ascalon（RVA23対応 OoO RVVコア）の検証方法を、完全にオープンソースのツール群で実現する手法を提案。Riescue-D（ディレクテッドテスト）、Riescue-C（コンプライアンステスト）、ISG（ランダムテスト）、Whisper（ISS）、rv_tester（ロックステップ検証）を組み合わせ、複雑なベクタ命令（Gather/Scatter、Segment、Permutation等）や長マイクロシーケンスにも対応。特に、Vstart≠0処理、IOアクセス、例外処理、長命令系列など、OoOベクタ特有のバグ検出に強みを持つ。今後はCoreArchCoverageを追加し、Whisperベースでカバレッジモデルを自動生成する計画。オープンソースのみで高性能RVVコアの実証が可能であることを示し、開発者コミュニティへの貢献を強調した。

Automated Certification and Benchmarking for RISC-V Architectures
Enrique Pallares（Quintauris）
Quintaurisは、ISO 26262を含む安全規格に対応した認証・ベンチマーク自動化フレームワーク（QNT）を発表。仮想環境・FPGA・シリコン上でのベンチマーク実行を一元化し、構成データ・ツールバージョン・ログをデータベース化することで完全なトレーサビリティを保証。Dockerベースの環境で再現性（100%確認）とセットアップ高速化（3倍短縮）を実現している。多様なRISC-V IPベンダ（SiFive, Tenstorrent, Synopsys等）やオープン／商用ツールチェーンと連携し、性能測定・機能検証・監査レポート生成を統合。将来的にはRISC-V Internationalの公式標準化に寄与し、業界共通の「認証基盤」となることを目指している。

Automated Certification and Benchmarking for RISC-V Architectures

Enrique Pallares（Quintauris）

Quintaurisは、ISO 26262を含む安全規格に対応した 認証・ベンチマーク自動化フレームワーク（QNT） を発表。仮想環境・FPGA・シリコン上でのベンチマーク実行を一元化し、構成データ・ツールバージョン・ログをデータベース化することで完全なトレーサビリティを保証。Dockerベースの環境で再現性（100%確認）とセットアップ高速化（3倍短縮）を実現している。多様なRISC-V IPベンダ（SiFive, Tenstorrent, Synopsys等）やオープン／商用ツールチェーンと連携し、性能測定・機能検証・監査レポート生成を統合。将来的にはRISC-V Internationalの公式標準化に寄与し、業界共通の「認証基盤」となることを目指している。

Tenstorrent – Extending the RISC-V Opensource Ecosystem
Darshak Koshiya（Tenstorrent）
Tenstorrentが公開しているRISC-Vオープンエコシステムを総覧。Ocelot OoOコア（RV64GCV）をはじめ、tt-dfd（トレース）、tt-pmk（パワーマネジメント）、IMSIC/IPIモデル、IOMMU、APLICなどのシステムIPをオープンソース公開。また、RVA23対応のアーキテクチャルテスト、RiESCUE-D/C、Whisper、ArchCoverageなど検証資産も多数提供。さらに、Linux/KVM/Zephyr/コンパイラ（gcc/llvm）などのソフトウェアスタックも整備し、顧客や研究者が「自分のシリコン未来（Own Your Silicon Future）」を実現できる環境を目指す。フォーマル検証済みDividerやFMA追加など、今後のOcelot拡張計画も紹介した。

Tenstorrent – Extending the RISC-V Opensource Ecosystem

Darshak Koshiya（Tenstorrent）

Tenstorrentが公開しているRISC-Vオープンエコシステムを総覧。Ocelot OoOコア（RV64GCV）をはじめ、tt-dfd（トレース）、tt-pmk（パワーマネジメント）、IMSIC/IPIモデル、IOMMU、APLICなどのシステムIPをオープンソース公開。また、RVA23対応のアーキテクチャルテスト、RiESCUE-D/C、Whisper、ArchCoverageなど検証資産も多数提供。さらに、Linux/KVM/Zephyr/コンパイラ（gcc/llvm）などのソフトウェアスタックも整備し、顧客や研究者が「自分のシリコン未来（Own Your Silicon Future）」を実現できる環境を目指す。フォーマル検証済みDividerやFMA追加など、今後のOcelot拡張計画も紹介した。

Understanding the RISC-V Extensions for AI
John Simpson（SiFive）
SiFiveのJohn Simpsonが、AI用途で重要となるRVVとRISC-Vマトリクス拡張（IME/VME/AME/Zvbdotなど）の技術的背景を整理。AIモデルの巨大化により、BF16／FP8などの新データ型、タイル化した行列計算、ベクトル長大化（VLEN 16Kib実装例）が強く求められていると説明。各アプローチ（Zvbdot, IME, VME, AME）の性能特性を比較し、LLMのprefill/decodeフェーズでの最適化ポイントを示した。特にZvbdotはsmall-batch GEMVで高効率、AMEは最大MAC数、IMEは省電力、VMEは柔軟性に優れると評価。AI計算の多様性に対応するため複数のISA提案が進行している現状を説明した。

Understanding the RISC-V Extensions for AI

John Simpson（SiFive）

SiFiveのJohn Simpsonが、AI用途で重要となるRVVとRISC-Vマトリクス拡張（IME/VME/AME/Zvbdotなど）の技術的背景を整理。AIモデルの巨大化により、BF16／FP8などの新データ型、タイル化した行列計算、ベクトル長大化（VLEN 16Kib実装例）が強く求められていると説明。各アプローチ（Zvbdot, IME, VME, AME）の性能特性を比較し、LLMのprefill/decodeフェーズでの最適化ポイントを示した。特にZvbdotはsmall-batch GEMVで高効率、AMEは最大MAC数、IMEは省電力、VMEは柔軟性に優れると評価。AI計算の多様性に対応するため複数のISA提案が進行している現状を説明した。

Automating Design Space Exploration Using Advanced Simulation Technologies
Knute Lingaard／Sam Grove（MIPS）
MIPS Atlas Explorerを用いて、ソフトウェア・ハードウェア協調設計を自動化する手法を紹介。Functional ModelとArchitectural Performance Modelを連携させ、パイプライン探索、ワークロード特性解析、メモリレイテンシ分析などを実施。ソフトウェア側ではプロファイル・PGO/FDO最適化の自動化を提供し、実シリコン・FPGA・シミュレーションのどれにも対応する。Atlas Explorerは、マルチスレッド可視化、kernel/user分離、HDF5トレース解析、差分比較などを備え、設計段階から量産段階まで一貫した性能洞察を提供。MIPSはRISC-V Performance SIGで主導的役割を担い、システム全体最適化を強化する方向を示した。

Automating Design Space Exploration Using Advanced Simulation Technologies

Knute Lingaard／Sam Grove（MIPS）

MIPS Atlas Explorerを用いて、ソフトウェア・ハードウェア協調設計を自動化する手法を紹介。Functional ModelとArchitectural Performance Modelを連携させ、パイプライン探索、ワークロード特性解析、メモリレイテンシ分析などを実施。ソフトウェア側ではプロファイル・PGO/FDO最適化の自動化を提供し、実シリコン・FPGA・シミュレーションのどれにも対応する。Atlas Explorerは、マルチスレッド可視化、kernel/user分離、HDF5トレース解析、差分比較などを備え、設計段階から量産段階まで一貫した性能洞察を提供。MIPSはRISC-V Performance SIGで主導的役割を担い、システム全体最適化を強化する方向を示した。

RISC-V Big Endian Adventure
Lawrence Hunter／Roan Richmond（Codethink）
CodethinkがRISC-Vにビッグエンディアン（BE）サポートを追加する実験プロジェクトを報告。QEMU、OpenSBI、Linux、CVA6にまたがる広範なパッチを作成し、CSRs（MBE/SBE/UBE）によるエンディアン制御、MMU・ページテーブル挙動、IOバスのLE変換対応、BPF/JIT修正、.insn導入など、多岐にわたる修正点を詳細に紹介。FPGA（Genesys2）上でBE Linuxを起動成功した一方、uclibc/musl/BPF/kprobeなど未解決の課題も提示。産業界の需要が少ないため現時点でUpstreamは難しいが、大規模OSS修正の過程で多数のバグを報告・修正し、成果をGitLabで公開。技術的チャレンジとして高い評価を得た取り組みである。

RISC-V Big Endian Adventure

Lawrence Hunter／Roan Richmond（Codethink）

CodethinkがRISC-Vにビッグエンディアン（BE）サポートを追加する実験プロジェクトを報告。QEMU、OpenSBI、Linux、CVA6にまたがる広範なパッチを作成し、CSRs（MBE/SBE/UBE）によるエンディアン制御、MMU・ページテーブル挙動、IOバスのLE変換対応、BPF/JIT修正、.insn導入など、多岐にわたる修正点を詳細に紹介。FPGA（Genesys2）上でBE Linuxを起動成功した一方、uclibc/musl/BPF/kprobeなど未解決の課題も提示。産業界の需要が少ないため現時点でUpstreamは難しいが、大規模OSS修正の過程で多数のバグを報告・修正し、成果をGitLabで公開。技術的チャレンジとして高い評価を得た取り組みである。

Unleashing the Power of RISC-V with TrusteD-V: A RISC-V Rust Ecosystem
Yashwanth Singh M（Bosch）
Boschが推進する「TrusteD-V」は、RISC-V向けのRustベース・ミドルウェアと開発環境を統合したソフトウェアスイート。RISC-Vツールチェーンの未成熟さ、信頼性ギャップ、参照デザインの不足といった課題を背景に、Rustの安全性・並行性・速度を活用し、ブートローダからRTOS、デバイスドライバまで一気通貫したスタックを提供することで、開発者体験を劇的に改善することを目指す。製品群には、RustベースSDK、セキュアブート、Tock/Hubris/EmbassyなどのRTOSサポート、probe-rsやオンボードデバッガ、RISC-V専用IDE、マーケットプレイスまで含まれ、チップ立ち上げ（bring-up）を自動化可能。言語非依存APIによりチップ固有の機能を迅速に統合でき、スタートアップや企業が「安全・高速・低コスト」でRISC-V採用を加速できるよう設計されている。

Unleashing the Power of RISC-V with TrusteD-V: A RISC-V Rust Ecosystem

Yashwanth Singh M（Bosch）

Boschが推進する「TrusteD-V」は、RISC-V向けのRustベース・ミドルウェアと開発環境を統合したソフトウェアスイート。RISC-Vツールチェーンの未成熟さ、信頼性ギャップ、参照デザインの不足といった課題を背景に、Rustの安全性・並行性・速度を活用し、ブートローダからRTOS、デバイスドライバまで一気通貫したスタックを提供することで、開発者体験を劇的に改善することを目指す。製品群には、RustベースSDK、セキュアブート、Tock/Hubris/EmbassyなどのRTOSサポート、probe-rsやオンボードデバッガ、RISC-V専用IDE、マーケットプレイスまで含まれ、チップ立ち上げ（bring-up）を自動化可能。言語非依存APIによりチップ固有の機能を迅速に統合でき、スタートアップや企業が「安全・高速・低コスト」でRISC-V採用を加速できるよう設計されている。

Enabling Intelligent Media Playback on RISC-V – Running VLC
Yuning Liang（DeepComputing）
RISC-VノートPC（DC-ROMAシリーズ）やFrameworkとの協業を進めるDeepComputingが、代表的OSS「VLC」のRISC-V移植とAI統合の挑戦を紹介。125以上の依存パッケージ、OpenJDK/Lua/Qtなど巨大ソフトウェア群の移植、FFmpegのRVV対応、Whisper（STT）、DeepSeek 7Bのローカル推論など、多数の実装課題を乗り越えたプロセスが示された。特にAI機能統合（字幕生成、翻訳）にはNPU/ModelZoo SDKが必須であり、ローカルモデルの高速化が現実的な課題として浮上。2025年以降、RISC-V × AI の実用化を進めるため、100社のAIスタートアップ支援、1000人規模のAIコントリビュータ育成プログラムも開始。RISC-Vのコンシューマ向け実例として稀有な内容である。

Enabling Intelligent Media Playback on RISC-V – Running VLC

Yuning Liang（DeepComputing）

RISC-VノートPC（DC-ROMAシリーズ）やFrameworkとの協業を進めるDeepComputingが、代表的OSS「VLC」のRISC-V移植とAI統合の挑戦を紹介。125以上の依存パッケージ、OpenJDK/Lua/Qtなど巨大ソフトウェア群の移植、FFmpegのRVV対応、Whisper（STT）、DeepSeek 7Bのローカル推論など、多数の実装課題を乗り越えたプロセスが示された。特にAI機能統合（字幕生成、翻訳）にはNPU/ModelZoo SDKが必須であり、ローカルモデルの高速化が現実的な課題として浮上。2025年以降、RISC-V × AI の実用化を進めるため、100社のAIスタートアップ支援、1000人規模のAIコントリビュータ育成プログラムも開始。RISC-Vのコンシューマ向け実例として稀有な内容である。

GPON and VOLTHA Solution on RISC-V
Partha Mitra（Microchip）
Microchip PolarFire SoC を使った GPON OLT（光アクセス）のRISC-V実装を紹介。MSS（RISC-Vクラスター）が制御プレーン、FPGAファブリックのMAC IPがデータプレーンを担うハイブリッド構造で、2.5Gbps下り／1.25Gbps上りの規格値を達成。DBA 200Hz、データ復旧1分以内など運用要件を満たすことも実証した。さらにVOLTHA（LF Broadband）をRISC-Vへ移植し、SDN/ONOSと連携した「完全オープンなOLT制御プレーン」を提供。Docker/Kafka/gRPCなど多くの依存関係移植で課題が見られつつも、RISC-Vが実サービス運用レベルのテレコム装置を構築可能であることを示す。今後はXGS-PON/NG-PON2への拡張も視野に入れている。

GPON and VOLTHA Solution on RISC-V

Partha Mitra（Microchip）

Microchip PolarFire SoC を使った GPON OLT（光アクセス） のRISC-V実装を紹介。MSS（RISC-Vクラスター）が制御プレーン、FPGAファブリックのMAC IPがデータプレーンを担うハイブリッド構造で、2.5Gbps下り／1.25Gbps上りの規格値を達成。DBA 200Hz、データ復旧1分以内など運用要件を満たすことも実証した。さらにVOLTHA（LF Broadband）をRISC-Vへ移植し、SDN/ONOSと連携した「完全オープンなOLT制御プレーン」を提供。Docker/Kafka/gRPCなど多くの依存関係移植で課題が見られつつも、RISC-Vが実サービス運用レベルのテレコム装置を構築可能であることを示す。今後はXGS-PON/NG-PON2への拡張も視野に入れている。

How NOT to Program an Out-of-Order Vector Processor
Anton Blanchard／Chip Kerchner／Dongjie Xie（Tenstorrent）
OoO実行型RVVコア（Ascalon X）向けに最適化する際の“やってはいけないこと”を体系的にまとめた実践講演。In-OrderとOoOの違い、strip-miningの重要性、vsetvlの扱い、オートベクタライズ活用、複雑命令（segment load/store, vrgather, vcompress）の最適な使用条件などを比較し、手書き最適化が逆に性能を落とす例（OpenBLAS SGEMVで本来得られた10倍改善を逃す）も紹介した。測定結果によると、OoO RVVではlmul小さめ／strip-mining／auto-vectorizationが最適で、In-Order向けの“濃い最適化”は逆効果。fbDOOM GPU風レンダのRVV化（FPS/GHz 4.9倍）、SPECint2006 21/GHz達成など、OoO RVVの性能ポテンシャルを示しつつ、ソフト最適化がアーキテクチャに追従していない現状を改善すべきと訴えた。

How NOT to Program an Out-of-Order Vector Processor

Anton Blanchard／Chip Kerchner／Dongjie Xie（Tenstorrent）

OoO実行型RVVコア（Ascalon X）向けに最適化する際の“やってはいけないこと”を体系的にまとめた実践講演。In-OrderとOoOの違い、strip-miningの重要性、vsetvlの扱い、オートベクタライズ活用、複雑命令（segment load/store, vrgather, vcompress）の最適な使用条件などを比較し、手書き最適化が逆に性能を落とす例（OpenBLAS SGEMVで本来得られた10倍改善を逃す）も紹介した。測定結果によると、OoO RVVではlmul小さめ／strip-mining／auto-vectorizationが最適で、In-Order向けの“濃い最適化”は逆効果。fbDOOM GPU風レンダのRVV化（FPS/GHz 4.9倍）、SPECint2006 21/GHz達成など、OoO RVVの性能ポテンシャルを示しつつ、ソフト最適化がアーキテクチャに追従していない現状を改善すべきと訴えた。

AI-Ready RISC-V Using On-Chip Monitoring for Performance and Reliability at Scale
Ziv Paz（proteanTecs）／Marc Evans（Andes）
Andesの高性能RISC-V（Cuzco/AX45/AX46）にproteanTecsのオンチップモニタリングエージェントを統合し、AI向け大規模運用時の信頼性・省電力・可観測性を強化する手法を紹介。先端ノードで急増するSDC（Silent Data Corruption）やVdroopを、実パスの遅延モニタリングで可視化し、リアルタイムにVDD最小値を推定してダイナミックガードバンドを最適化できると説明。結果として、最大15%のTOPS/W改善、14%の消費電力削減、20%の寿命延長などを達成。predictive maintenance や RTHM（Real-Time Health Monitoring）でチップの予兆故障を防ぎ、AIサーバやネットワーク装置の高信頼化を実現。AI時代のRISC-Vを“運用可能なアーキテクチャ”に引き上げる試みとして注目される。

AI-Ready RISC-V Using On-Chip Monitoring for Performance and Reliability at Scale

Ziv Paz（proteanTecs）／Marc Evans（Andes）

Andesの高性能RISC-V（Cuzco/AX45/AX46）にproteanTecsのオンチップモニタリングエージェントを統合し、AI向け大規模運用時の信頼性・省電力・可観測性を強化する手法を紹介。先端ノードで急増するSDC（Silent Data Corruption）やVdroopを、実パスの遅延モニタリングで可視化し、リアルタイムにVDD最小値を推定してダイナミックガードバンドを最適化できると説明。結果として、最大15%のTOPS/W改善、14%の消費電力削減、20%の寿命延長などを達成。predictive maintenance や RTHM（Real-Time Health Monitoring）でチップの予兆故障を防ぎ、AIサーバやネットワーク装置の高信頼化を実現。AI時代のRISC-Vを“運用可能なアーキテクチャ”に引き上げる試みとして注目される。

Efficient RISC-V Processor Customization: Minimizing Verification Efforts
Zdenek Prikryl（Codasip）
“Bounded Customization”という新しいISA拡張フレームワークを紹介。通常、カスタム命令追加はRTL／コンパイラ／ISS／デバッガの再検証コストが莫大だが、L110コア＋CodALによる境界（register file制約、CSR書き込み禁止、例外1種類など）を設けることで、基本コアの再検証不要でカスタム命令だけを検証すれば良い構造を実現。ケーススタディとして、ファン異常検知DSP→4.36倍高速化/6.11倍省電力、NESエミュレータ（MOS6502命令）→FPGA実装成功といった成果を提示。Codasip Studio FusionがRTL/SDK/ISS/コンパイラを自動生成し、ソフトエンジニアでも命令追加できる開発体験を実現する。

Efficient RISC-V Processor Customization: Minimizing Verification Efforts

Zdenek Prikryl（Codasip）

“Bounded Customization”という新しいISA拡張フレームワークを紹介。通常、カスタム命令追加はRTL／コンパイラ／ISS／デバッガの再検証コストが莫大だが、L110コア＋CodALによる境界（register file制約、CSR書き込み禁止、例外1種類など）を設けることで、基本コアの再検証不要でカスタム命令だけを検証すれば良い 構造を実現。ケーススタディとして、ファン異常検知DSP→4.36倍高速化/6.11倍省電力、NESエミュレータ（MOS6502命令）→FPGA実装成功といった成果を提示。Codasip Studio FusionがRTL/SDK/ISS/コンパイラを自動生成し、ソフトエンジニアでも命令追加できる開発体験を実現する。

Boosting Video Codec with RISC-V Vector Extensions
Qin Xinyu／Qiu Jing（Alibaba DAMO）／Qian Jiayan（ByteDance）
動画コーデック（x264/x265等）のRVV最適化におけるボトルネック分析とFast-Track提案（Zvzip/Zvabd/Zvqdot）の効果を詳細に紹介。VLA（可変長ベクトル）の理想と現実の乖離—“VLAは書いたら動くが、性能はVLENごとに最適化しないと出ない”—を示し、動画処理が極めてハードウェア指向であることを強調。Fast-Track拡張により satd/sad/ssd/hadamard など多数の動画演算で 40〜86%のサイクル削減を達成。さらにハード/ソフト協調（並列幅最適化、シーケンス融合、forwarding戦略改善）で x264が最大4.08倍、x265が最大4.3倍高速化。RVVが動画処理分野でArm NEON / x86 AVX に迫る実用性能を出しつつあることを示した。

Boosting Video Codec with RISC-V Vector Extensions

Qin Xinyu／Qiu Jing（Alibaba DAMO）／Qian Jiayan（ByteDance）

動画コーデック（x264/x265等）のRVV最適化におけるボトルネック分析とFast-Track提案（Zvzip/Zvabd/Zvqdot）の効果を詳細に紹介。VLA（可変長ベクトル）の理想と現実の乖離—“VLAは書いたら動くが、性能はVLENごとに最適化しないと出ない”—を示し、動画処理が極めてハードウェア指向であることを強調。Fast-Track拡張により satd/sad/ssd/hadamard など多数の動画演算で 40〜86%のサイクル削減 を達成。さらにハード/ソフト協調（並列幅最適化、シーケンス融合、forwarding戦略改善）で x264が最大4.08倍、x265が最大4.3倍高速化。RVVが動画処理分野でArm NEON / x86 AVX に迫る実用性能を出しつつあることを示した。

Next-Generation Edge AI with RISC-V Vector Cores for Vision Applications
Florian Zaruba（Axelera AI）
AxeleraのEuropaアーキテクチャ（2×8 RISC-V VLEN4096コア）を紹介。CVパイプラインの大半はNN以外の前処理/後処理が律速であり、従来のGPUはPCIe帯域・ゼロコピー不可がボトルネックとなる。これを解決するため、前後処理をRISC-Vベクトルコアに完全オフロードして高速化。PVE（Programmable Vector Engine）は1.2GHz・8スレッド・2MB SPメモリを備え、NMS/αブレンド/リサイズなどでRTX4060 Mobileを上回る性能を示す。Europaは16 FHD@30fps を余裕で処理し、Metis/Titaniaへ続く製品ロードマップを支える“RISC-Vベクトル × CVアクセラレータ”の実用例となっている。

Next-Generation Edge AI with RISC-V Vector Cores for Vision Applications

Florian Zaruba（Axelera AI）

AxeleraのEuropaアーキテクチャ（2×8 RISC-V VLEN4096コア）を紹介。CVパイプラインの大半はNN以外の前処理/後処理が律速であり、従来のGPUはPCIe帯域・ゼロコピー不可がボトルネックとなる。これを解決するため、前後処理をRISC-Vベクトルコアに完全オフロードして高速化。PVE（Programmable Vector Engine）は1.2GHz・8スレッド・2MB SPメモリを備え、NMS/αブレンド/リサイズなどでRTX4060 Mobileを上回る性能を示す。Europaは16 FHD@30fps を余裕で処理し、Metis/Titaniaへ続く製品ロードマップを支える“RISC-Vベクトル × CVアクセラレータ”の実用例となっている。

RISC-V System-Level Certification from Verification Foundations
Adnan Hamid（Breker Verification Systems）
Microcontroller→Apps Processor→Subsystem→Server Platformへ段階的に広がるRISC-V認証の将来像を提示。特にAIA（IMSIC/APLIC）、IOMMU、IOPMP、PCIe/ATS、キャッシュコヒーレンシ、ハイパーバイザ二段階アドレス変換など「システムレベルの機能」が今後の認証で不可欠になると強調。BrekerのPortable StimulusベースSystemVIPにより、MMU/Interrupt/IOMMUを含む複雑な並行シナリオを自動生成。2.23e138の状態空間をグラフ探索で網羅し、coherencyストレステストやAIAのMSI経路検証を自動化する。次世代のRISC-V認証が単なるISA互換に留まらないことを示す内容。

RISC-V System-Level Certification from Verification Foundations

Adnan Hamid（Breker Verification Systems）

Microcontroller→Apps Processor→Subsystem→Server Platformへ段階的に広がるRISC-V認証の将来像を提示。特にAIA（IMSIC/APLIC）、IOMMU、IOPMP、PCIe/ATS、キャッシュコヒーレンシ、ハイパーバイザ二段階アドレス変換など「システムレベルの機能」が今後の認証で不可欠になると強調。BrekerのPortable StimulusベースSystemVIPにより、MMU/Interrupt/IOMMUを含む複雑な並行シナリオを自動生成。2.23e138の状態空間をグラフ探索で網羅し、coherencyストレステストやAIAのMSI経路検証を自動化する。次世代のRISC-V認証が単なるISA互換に留まらないことを示す内容。

Nuclei High-Performance UX1030H (Full RVA23 Support)
Peng Chen（Nuclei）
Nucleiが発表したUX1030Hは、RVA23完全対応の高性能OoOコア（3-wide decode、最大8 issue、RVV1.0、Sv48、Hypervisor、IOMMU、AIA搭載）で、最大16コアクラスタ構成を提供。Dhrystone 5.35、CoreMark 8.5 など、高性能を「標準命令のみ」で達成している点が特徴。128–256bit VLEN対応VPU、Dual-Mode（Linux用MMU＋RTOS用ILM/DLM/ECLIC併用）、Cluster Local Memory化（L2をRAMとして再利用）、IOCPによる外部NPUとのキャッシュコヒーレンシなどSoC設計者向け機能も豊富。RISC-Vアプリケーションプロセッサの実用段階を象徴するIPとして位置づけられる。

Nuclei High-Performance UX1030H (Full RVA23 Support)

Peng Chen（Nuclei）

Nucleiが発表したUX1030Hは、RVA23完全対応の高性能OoOコア（3-wide decode、最大8 issue、RVV1.0、Sv48、Hypervisor、IOMMU、AIA搭載）で、最大16コアクラスタ構成を提供。Dhrystone 5.35、CoreMark 8.5 など、高性能を「標準命令のみ」で達成している点が特徴。128–256bit VLEN対応VPU、Dual-Mode（Linux用MMU＋RTOS用ILM/DLM/ECLIC併用）、Cluster Local Memory化（L2をRAMとして再利用）、IOCPによる外部NPUとのキャッシュコヒーレンシなどSoC設計者向け機能も豊富。RISC-Vアプリケーションプロセッサの実用段階を象徴するIPとして位置づけられる。

FPGA開発日記

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RISC-V Summit 2025を概観する (Day-2)