LiteXのシミュレーション環境がかなり整ってきたので、実機での動作確認のための環境を確認している。
一つは、litex-bordsリポジトリを使用する方法だが、これは今のところ自作CPUでは使用できていない。
# python3 -m litex_boards.targets.<board> --build --load python3 -m litex_boards.targets.zedboard --build
もう一つは、Linux on LiteX VexRiscvの環境を参考にしながら構築している。 ACRIルームでは、Arty-A7が使用できるみたいなので、とりあえずこれでどれくらいの面積になるのか確認してみよう。
./make.py --board=arty_a7 --build
しかし、面積が大きくて入らないようだ。これは別のFPGAを使わなければならないのだなあ...
ERROR: [DRC UTLZ-1] Resource utilization: LUT as Logic over-utilized in Top Level Design (This design requires more LUT as Logic cells than are available in the target device. This design requires 26768 of such cell types but only 20800 compatible sites are available in the target device. Please analyze your synthesis results and constraints to ensure the design is mapped to Xilinx primitives as expected. If so, please consider targeting a larger device. Please set tcl parameter "drc.disableLUTOverUtilError" to 1 to change this error to warning.) ERROR: [DRC UTLZ-1] Resource utilization: Slice LUTs over-utilized in Top Level Design (This design requires more Slice LUTs cells than are available in the target device. This design requires 30370 of such cell types but only 20800 compatible sites are available in the target device. Please analyze your synthesis results and constraints to ensure the design is mapped to Xilinx primitives as expected. If so, please consider targeting a larger device. Please set tcl parameter "drc.disableLUTOverUtilError" to 1 to change this error to w arning.)
