LiteXはSoCを半自動的に生成するための総合環境で、自作CPUのSoC生成環境もLiteXを使用している。
前のエラーを回避するためには、リポジトリをアップデートすればいいかもしれない。 リポジトリをアップデートして、再度コマンドを実行してみた。
./make.py --board=arty --build
一応立ち上がり始めたようだ。
****** Vivado v2019.2 (64-bit)
**** SW Build 2708876 on Wed Nov 6 21:39:14 MST 2019
**** IP Build 2700528 on Thu Nov 7 00:09:20 MST 2019
** Copyright 1986-2019 Xilinx, Inc. All Rights Reserved.
source arty.tcl
# create_project -force -name arty -part xc7a35ticsg324-1L
# set_msg_config -id {Common 17-55} -new_severity {Warning}
# read_verilog {/home/kimura/work/litex/pythondata-cpu-vexriscv-smp/pythondata_cpu_vexriscv_smp/verilog/Ram_1w_1rs_Generic.v}
# read_verilog {/home/kimura/work/litex/pythondata-cpu-vexriscv-smp/pythondata_cpu_vexriscv_smp/verilog/VexRiscvLitexSmpCluster_Cc1_Iw32Is4096Iy1_Dw32Ds4096Dy1_ITs4DTs4_Ldw128_Ood.v}
一応最後まで行ったっぽい。
=================================== Configuration Memory information =================================== File Format BIN Interface SPIX4 Size 16M Start Address 0x00000000 End Address 0x00FFFFFF Addr1 Addr2 Date File(s) 0x00000000 0x0021728B Mar 27 00:54:36 2023 arty.bit 0 Infos, 0 Warnings, 0 Critical Warnings and 0 Errors encountered. write_cfgmem completed successfully # quit
と思ったら、なんだかVexRiscvのまま合成されとるな。なんでだ？
