FPGA開発日記

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自作RISC-V CPUコアで構成を変えながら性能を測定していく

しばらくブログを書いていなかったが久しぶりに再開する。

自作RISC-V CPUコアの方は、いくつかのコンフィグレーションにおいてDhrystoneを完走させることができるくらいになってきた。性能は小さいほうから順調にスケーリングしているが、構成を大きくしていくと性能がSaturateしてしまう。 実はこの表の次に最大構成のものがあるのだが、これはシミュレーションが途中で失敗してしまった。成功した構成で並べてみると、中間くらいの構成でサイクル性能が伸び悩んでしまった。

Configuration IPC
tiny 0.56
small 0.84
standard 0.92
big 0.92
f:id:msyksphinz:20220209225401p:plain
各コンフィグレーションにおけるDhrystone IPC

これを見ても、Dhrystone IPCがギリギリ1に行くか行かないかというのはまだ性能改善の余地がありそうだなあ... この辺もボトルネックを解析していこうと思う。