FPGA開発日記

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自作RISC-V CPUコアで構成を変えながら性能を測定していく (4. Dhrystone再測定)

自作RISC-V CPUコアの方は、いくつかの実装の変更を行って性能がかなり伸びるようになった。

  • GShareの実装
  • LDQ/STQのスケジューリングの調整
  • フラッシュ信号の最適化
  • Dhrystoneのコンパイルオプション最適化

いろいろ頑張った結果、StandardコンフィグレーションでIPC=1.23だったが、IPC=2.0近くまで向上した。かなり良くなったな。

Configuration IPC (前回) IPC (今回)
tiny 0.56 0.70
small 0.84 1.30
standard 0.92 2.00
big 0.92 -

Standardコンフィグレーションにおける、1000サイクル毎のIPCを計測している。IPCは最高で2を超えてきた。かなりいいと思う。