RISC-V Instruction Set Architectureに更新が入っていた！こういうのをシレッとアップグレードするのは正直止めてほしいのだが。。。
- User-Level ISA Specification 2.1 –> 2.2 (2017/05/07)
- Draft Privileged Architecture 1.9.1 –> 1.10 (2017/05/07)
どうやら6th RISC-V Workshopの時期を見込んで更新がされたようね。
まだ詳細をチェックしていないのだが、徐々に追記して行こう。まずはPrivileged Architectureの方からチェックしている。
まだ1.9.1との差分しかチェックしていないが、ザックリとしたところでは、
- CSRのShadowレジスタは削除された。v1.9.1までは、CSRのShadowレジスタアドレスというものが定義されており、対象CSRが低い権限の時には読み取り専用だが、より高い権限の時に読み書きができるようなレジスタをサポートするためのものだった。v.1.10では必要に応じて再定義することが可能となった。
- いくつかCSRの名前およびビットフィールドが変更されている。misaのビットフィールドはMXL, mbadaddrレジスタはmtval、sptbrはsatp(supervisor address translation and protection)に変更されている。
- Physical Memory Protectionの仕様が追加された。
- ハイパーバイザーモード(H-Mode)は削除された。なんと！
