FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス https://sites.google.com/site/fpgadevelopindex/

RISC-V

CARRV(Computer Architecture Research with RISC-V)の事前プログラム

msyksphinz.hatenablog.com RISC-Vに特化したワークショップ、IEEE MICROとの連携で開催されるCARRV(Computer Architecture Research with RISC-V)の事前プログラムが公開されています。 開催は2017/10/14、ボストン RISC-Vシミュレーション、エミュレーショ…

最大8コアのRISC-V Rocket-ChipがAmazon F1インスタンスで動く (FireSim)

本日アナウンスがあって知った。Amazonが提供するインスタンスF1で動作するRISC-V マルチコアNoCがリリースされたらしい。 fires.im 名前は"FireSim"。AmazonだからFireなのかな? 構成としては2種類用意されている。Amazon F1にも2種類あるが、 f1.2xlarge …

RocketChpのRoCCインタフェースに専用ハードウェアを接続して、性能測定する(専用ハードウェア高速化)

前回は、RoCCインタフェースを使って専用ハードウェアを動かし、通常のソフトウェア命令を動かした場合と比べてどの程度性能が異なるのか調査した。 その結果、ハードウェアがシンプルなためか、ソフトウェアを使った場合と大差ない結果になってしまった。 …

RocketChipのRoCCインタフェースに専用ハードウェアを接続して、性能測定する

RoCCインタフェースを使って専用命令を作成し、ハードウェアアクセラレーションができるようになった。 とりあえず、まずは小手調べに、メモリからデータを読み込んで加算する専用ハードウェアを作成し、その性能を見てみよう。 作成するハードウェア まずは…

RISC-VプロセッサHiFive1で機械学習コードを動作させる(5. MNISTの実機動作確認)

RISC-VプロセッサHiFive1でMNISTを動作させよう。実機デバッグをしていて、やっと動作するようになった。 まだバッチサイズは1のままだが、とりあえず動作するようになった。 問題だったのは、データの配置方法だった。ちゃんと調整して入力データを流すと、…

RISC-VプロセッサHiFive1で機械学習コードを動作させる(4.実機を使ってテストデータを動作させる)

だいぶ時間が空いてしまった。RISC-VプロセッサHiFive1を使った実験、機械学習のネットワークを動作させてMNISTを動作させる件、やっと再開した。 とりあえずMNISTのデータを使ってちゃんと計算できるようになりたい。それでも、デバッグはなかなか大変だ。 …

RoCCを使ったRocket Core拡張方法の調査 (5. 波形デバッグ)

前回から一生懸命RoCCインタフェースに接続したアクセラレータのデバッグをしているのだが、どうも上手く行かない。 RoCCインタフェースからコマンドを受け取って、L1キャッシュに対してアクセスをしてデータを取り出し、そのデータに対して加工を行いたいの…

The RISC-V Book

なんだいこれは?真ん中にあるやつ。モナリザが異様な雰囲気を醸し出している。 riscv.org 著者: David Patterson & Andrew Waterman 発売日: September 1, 2017 179ページ 価格 : $10 やっす!でもAmazonにまだ出ていない。モナリザの顔で、179ページも何を…

Chiselでのprintfデバッグの方法

Chisel、コンセプトとしてはいいのかもしれないが、マジで書きにくいなあ。 一度Scalaでシミュレーションすればよいのかもしれないが、Rocket CoreのScalaシミュレーションとかどうやるんだろう? RTLシミュレーションするのだとしても一度Verilogに変換して…

CentOS7にriscv-toolsをインストールするための手順

完全に自分のメモな訳だが。。。 ちょっとした事情でCentOSにRISC-Vの環境をインストールする必要が生じたので、一応メモしておく。 通常の手順はUbuntu上での手順が基本なのだが、CentOSの場合はパッケージのインストール方法が異なるだけだ。 Ubuntuの場合…

RoCCを使ったRocket Core拡張方法の調査(4. 独自Acceleratorの作成)

RoCCへの接続方法について、少しずつ分かってきたので、独自Acceleratorを作って、接続してみたい。願わくば、FPGAで動作確認できるところまで行ってみたいな。 RoCC Interfaceについて RoCCには、いくつかインタフェースが入っているが、大きく分けて使用す…

RoCCを使ったRocket Coreの拡張方法の調査 (3. サンプルデザインの解析)

RoCC (Rocket Custom Coprocessor) のチュートリアルって意外と少ないので、調査するのに苦労する。 前回のサンプルプログラムは、一応意図通りに動作したのだが、いったいどのような仕組みになっているのか調査してみる。 test_accumulator.c の解析 test_a…

RoCCを使ったRocket Coreの拡張方法の調査 (2. サンプルデザインの実行)

RoCC (Rocket Custom Coprocessor) のチュートリアルって意外と少ないので、調査するのに苦労する。 githubにチュートリアルっぽいものがあったので、試行してみようと思った。 github.com これは、RocketCoreのカスタムデザインの中でアキュムレータを内蔵…

RoCC を使ったRocket Coreの拡張方法の調査

RISC-VのRocketCoreを拡張する方法にはいろいろあって、まずは命令を拡張してALUにいろいろ手を加える方法と、アクセラレータを外部に接続してそれに対するアクセスを実行するためのRoCCという方法がある。 命令を拡張してパイプラインの内部に手を入れる方…

プロセッサHiFive1で機械学習コードを動作させる(3. 推論コードの動作確認)

RISC-V プロセッサHiFive1を使って、機械学習のチュートリアルとも言えるMNISTのプログラムを動作させたい。 まずはMNISTの推論コード自身から、HiFive1に移植している。 当たり前と言えば当たり前だが、行列演算の途中のデータとか、全部L1データキャッシュ…

LLVM for RISC-Vのステータスアップデート

RISC-Vのコンパイラとしては主にGCCが提供されており、LLVMはいつからか開発が停止していた。 ところがここ数日でLLVMに関してアップデートがあったようで、どうやら開発はまだ継続している様子。 github.com [llvm-dev] RISC-V LLVM status update 本家の最…

RISC-VプロセッサHiFive1で機械学習コードを動作させる(2. ニューラルネットのパラメータのロード)

MNISTのデータをロードするところまでできるようになった。まずは学習処理ではなく、学習結果のパラメータをロードしてデータを評価できるようにする。 学習済みデータをオブジェクトファイルに変換する 前回と同様、パラメータなどの初期値データはファイル…

RocketChipをカスタマイズするためのチュートリアル(4. RTLシミュレーションによる動作確認)

前回まででRocketChipのカスタマイズと、binutilsのカスタマイズが完了した。 今回はRocketChipのシミュレーションをして動作確認してみよう。 bitrev命令のテストプログラムを作成する 新規命令のテストプログラムを作成するには、riscv-toolsの環境を使う…

RocketChipをカスタマイズするためのチュートリアル(2. Chiselによるパイプラインの改造)

RocketChipはChiselで記述されており、改造するためにはScalaの知識が必要だ。Scalaは良く知らないので試行錯誤にはなるが、ALUに何らかの命令を追加するくらいなら何とかなりそうだ。Chiselを読み解いて、ALUに新しい演算なりなんなり、入れてみたい。 Rock…

RISC-VプロセッサHiFive1で機械学習コードを動作させる(1.MNISTのロード)

そろそろHiFive1ボードを活用しないと、、、 MNISTのデータは非常に巨大で、フラッシュなどに入れないとHiFive1のチップの中にはもちろん入らない。 まずはMNISTデータを小さくしてオブジェクトとして貼り付け、HiFive1のシリアルコンソールから出力するとこ…

Spike-ISSによるRISC-V向けにコンパイルしたアプリケーション実行(1)

忙しくてずいぶんと放置してしまっていた。RISC-V向けにアプリケーションをコンパイルして、動作させてみるテスト。 いきなり大きなプログラムを実行して、HiFive1を壊してしまったりしたので、今回は慎重に生きたい。まずはISSなどであらかじめプログラムの…

BOOM(Berkeley Out of Order Machine) version 2

UCBより、BOOM (Berkeley Out-of Order Machine) v.2 のアナウンスがあった。 It's been a busy summer! Here's a glimpse of what we've been up to (hint: it's BOOM version 2.0!): https://t.co/kNqee9KzeA— The BOOM Processor (@boom_cpu) 2017年8月16…

AXIバス by Chisel

Rocket-Chipは、主にTileLinkとAXIバスによって記述されており、TileLinkがRocketChipに近い方、AXIが外部バスに出ていく方として記述されているのだけれども、AXI4のバスもChiselで書かれているようだ。 とりあえず見てみたが、正直なんだか良く分からない…

RocketChipをカスタマイズするためのチュートリアル(1)

RocketChipはChiselで記述されており、その実装はオープンになっているので、Chiselを操ることができればRocketChipを自由にカスタマイズすることができる。 さらに、RISC-VのGCCをカスタマイズすれば専用命令を追加することができ、自分の好きな命令を追加…

A Short Users Guide to Chisel 勉強中(1)

Chiselの勉強をすべく、githubのChiselプロジェクトについているWikiを読んで勉強中。 github.com Chiselは、「Constructing Hardware In a Scala Embedded Language」の略。 Chiselでハードウェアを設計するときは、Scalaのプログラムを利用してハードウェ…

RocketChip周辺のモジュール接続図を作成した

RocketChipを改造しようにも、どこがどうなっているのか全く分からなかったので、頑張ってエディタで配線を追いかけながら接続構成図を作った。 だいたい3本のバスがRocketChipにつながっている。メインのバスと、L2に接続するためのバス、コヒーレント用の…

(大昔の)ThinkPad にRISC-V実験環境を構築したが、HiFive1の調子がおかしい(続き)

HiFive1の試行を引き続き行っているが、たぶんこれ誰も大規模なプログラム流したことないのかな、というのが分かってきた(気がする)。 一枚目のボードを壊してしまったぽいのだが、2枚目のボードもちょっと大きめに配列を取ってコンパイル後、流したら不正終…

ヘネパタ第6版はRISC-Vで全面刷新?

Amazonで調べていたら、どうやら次のヘネパタが発売されるのを発見した。 Computer Architecture, Sixth Edition: A Quantitative Approach (The Morgan Kaufmann Series in Computer Architecture and Design)作者: John L. Hennessy,David A. Patterson出…

RISC-VプロセッサHiFive1で機械学習コードを動作させる(1. コンパイル)

HiFive1ボードはRISC-Vが動作する(おそらく世界で唯一商用の?)プロセッサボードである。このHiFive1ボードの仕様は以下のようになっている。 Microcontroller: SiFive Freedom E310 (FE310) SiFive E31 Coreplex 32bit RV32IMAC (整数演算のみ、乗除算ハー…

HiFive1ボードの自作プログラムのアップロード方法

HiFive1ボードはRISC-Vが動作する(おそらく世界で唯一商用の?)プロセッサボードである。 このボードを使っていくつか試行してみたいことがあるのだが、久しぶりに立ち上げたので少しリハビリの意味も兼ねて整理しておく。 プログラムの開発には、SiFiveが公…