RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (8. VX, VI命令の実装)

RISC-V ISS

自作RISC-V命令セットシミュレータの実装続き。算術演算命令について説明すると、RISC-V Vector Extensionには大きく分けで3つの演算命令種が定義されている。 .VV 命令：ベクトルレジスタとベクトルレジスタ同士を算術演算して、その結果をベクトルレジスタ…

2020-08-16

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (7. 単純な算術演算の実装)

RISC-V ISS

自作RISC-V命令セットシミュレータ、Vector Extensionのサポート続き。メモリアクセスが一応実装できたので、次は基本的な四則演算を実装して行きたい。基本的な四則演算として、整数の四則演算を見ていく。対象としては、 VADD.VV : 加算 VSUB.VV : 減算 V…

2020-08-15

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (6. StridedメモリアクセスおよびIndex Stridedメモリアクセス)

RISC-V ISS

自作RISC-V命令セットシミュレータ、Vector Extensionのサポート続き。Unit Strideのメモリアクセス命令は追加したのだが、あと2種類のメモリアクセス命令についても追加する。それがStridedメモリアクセス命令とIndex Stridedメモリアクセス命令である。復…

2020-08-14

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (5. ベクトルマスクレジスタ用のテスト作成)

RISC-V ISS

自作命令セットシミュレータのRISC-V Vector Extensionサポート、基本的なベクトルロードストア命令の実装が終わった。テストを追加したいのだが、一応マスクレジスタのテストをしておきたい。Vector Extensionのマスクについてここでまとめておいて、シミ…

2020-07-27

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (4. Unit Strideメモリアクセスの実装)

RISC-V ISS

自作命令セットシミュレータのRISC-V Vector Extensionサポート、とりあえずCSR命令の確認が終わったので先に進めていく。 RISC-V Vector Extensionのメモリアクセスにはいくつか種類があって、大きく分けると3種類。 Unit Stride：最もシンプルなメモリアク…

2020-07-26

RISC-V Vector Extension v0.9のCSR仕様2

RISC-V ISS

RISC-Vのベクトル拡張の理解に当たり、複雑怪奇なシステムレジスタを理解するのは大変だ。ここではRISC-Vベクトル拡張が備える謎のシステムレジスタについて一気に解説していきたい。ちなみに最新のRISC-V Vector Extension 0.9をベースに解説している。 RI…

2020-07-25

RISC-V Vector Extension v0.9のCSR仕様1

RISC-V ISS

RISC-Vのベクトル拡張の理解に当たり、複雑怪奇なシステムレジスタを理解するのは大変だ。ここではRISC-Vベクトル拡張が備える謎のシステムレジスタについて一気に解説していきたい。ちなみに最新のRISC-V Vector Extension 0.9をベースに解説している。 RI…

2020-07-07

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (3. メモリアクセス命令の実装検討)

RISC-V ISS

久しぶりになってしまった自作命令セットシミュレータのベクトル命令サポート。少し時間があるので再挑戦する。前回、全命令のデコーダを生成したのだが、全命令ではなかった。ロードストア命令が抜けている。今回はロードストア命令の内基本的なものを作っ…

2020-03-14

RustでRISC-V命令セットシミュレータを作ろう (17. マクロの導入)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。アトミック命令をすべて実装したのはいいが、同じような記述を大量に並べてしまっておりどうも気持ちが悪い。 AMOADD.Wの実装 fn execute_amoadd_w (&mut self, inst: InstT) { let rs1 = Self::get_rs1_addr(i…

2020-03-13

RustでRISC-V命令セットシミュレータを作ろう (16. アトミック命令の実装)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。残りの命令を実装していく。次はアトミック命令の実装だ。これもC++で実装したことがあるのでRustに移植するだけである。 Rustでの実装で気をつけなければならないのは型の変換を明示的に行わなければならない…

2020-03-12

RustでRISC-V命令セットシミュレータを作ろう (15. flamegraphによる性能解析)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。テストパタンによってはシミュレーションにかなり時間がかかっているような気がするので、どこに負荷がかかっているのかを解析したい。色々調べていると、Rustで書いたプログラムの性能解析としてFlamegraphと…

2020-03-11

RustでRISC-V命令セットシミュレータを作ろう (14. リグレッションテストの全確認)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。RV32とRV64でテストはある程度動くようになっているので、ここらでリグレッションテストを通して細かいところを修正していこうと思う。 Rust実装の修正 RV32とRV64で微妙に動作が異なる部分例えばシフト命令の…

2020-02-26

RustでRISC-V命令セットシミュレータを作ろう (13. RV32仮想アドレスモードの実装)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。RV32のテストは動くようになってきたので、次はRV32の仮想アドレスモードの対応について考える。これも昔作ったC++のRISC-Vシミュレータですでに対応しているので簡単なのだが、いくつかRV32とRV64で切り替え…

2020-02-25

RustでRISC-V命令セットシミュレータを作ろう (12. RV32機能の実装)

Rust ISS RISC-V

Rustで自作命令セットシミュレータを作っているが、RV64のテストパタンはある程度Passできるようになっている。 RV32についてだが、これまではRV32とRV64を別のクラスとして実装していた。しかしどうもこれでは冗長なコードがあってたまらないので、統一して…

2020-02-19

RustでRISC-V命令セットシミュレータを作ろう (11. 命令デコーダの実装)

Rust ISS RISC-V

Rust製自作命令セットシミュレータ、命令デコーダの実装を少しずつ改造している。与えられた機械語から、命令をデコードして意味を解析する。 RISC-Vの機械語は非常に単純なので、命令デコーダの設計は簡単だ。単純にcase文を並べていくだけで完成する。こ…

2020-02-18

RustでRISC-V命令セットシミュレータを作ろう (10. Rustでテストケースを作成する)

Rust ISS RISC-V

Cargoのテスト環境を使ってリグレッションテストを作る Rustで作った命令セットシミュレータについて、テストの方法を考え直した。現在はMakefileで管理をしているが、Cargoの機能を使ってテスト環境を構築した方が良さそうだ。そこでRustのmain()を直接呼…

2020-02-17

RustでRISC-V命令セットシミュレータを作ろう (9. 命令のディスアセンブル機能を実装する)

Rust ISS RISC-V

Rustを使ったRISC-Vシミュレータの調整を行っている。デバッグ・トレース機能の調整を行った。もうひとつの機能は、命令の機械語からニーモニックを出力する機能だ。実はこの機能は必須の機能ではない。 spike-dasmというriscv-toolsを使えば、逆アセンブ…

2020-02-16

RustでRISC-V命令セットシミュレータを作ろう (8. デバッグ・トレース機能の整理)

Rust ISS RISC-V

Rustを使ったRISC-Vシミュレータの調整を行っている。デバッグ・トレース機能の調整を行った。 ISSを使ってテストプログラムをデバッグする場合、いくつかの情報を出力してプログラムの動作を監視する必要がある。例えば、ISSからは以下の情報が出てくると役…

2020-02-12

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (2. 全ベクトル命令のデコーダ生成)

RISC-V ISS

ベクトル命令の全命令をリストアップしたので、次はいよいよベクトル命令のデコーダ生成に入る。デコーダの生成を人力で頑張る必要はなく、私のRISC-Vシミュレータはすべて自動的にデコーダを吐き出す仕組みが搭載されている。したがって、ひたすらベクトル…

2020-02-10

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討

RISC-V ISS

RISC-V Vector命令の仕様がかなり固まってきた。いつの間にかVer 0.8が公開され、命令のニーモニックも安定しつつある。 RISC-V "V" Vector Extension Version 0.8-draft-20191117 https://riscv.github.io/documents/riscv-v-spec/riscv-v-spec.pdf ついで…

2016-09-28

ISSに分岐予測を実装する検討(2. 分岐予測の機構をISSに実装する)

ISS

前回で、分岐予測機構について簡単にまとめたので、今度は分岐予測をISSに実装しよう。分岐予測の機構を実装するまずは、必要なSRAMをモデル化する。 github.com /* * Branch Predictor implementation */ const int32_t BRANCH_LOCAL_BIT = 3; const int3…