FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス <a href="https://msyksphinz.github.io/github_pages/">

CPU

プロセッサにおけるアウトオブオーダの考え方について(リネームレジスタの例外時の処理について)

CPU

趣味でCPUを作るのは楽しいもので、自作CPUを作成してベンチマーキングし、性能最適化していったり、高速化していくのは趣味の一つとして楽しめるものだと思う。 CPUを理解するのに、アウトオブオーダ処理、レジスタリネーミングについて理解するのは必須だ…

MIPSがGoogleのIoT向けOS「Brillo」をサポート

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Imagination Technologyのプレスリリースより。 imgtec.com BrilloというのはGoogleの開発しているIoT向けのOSだ。GoogleのOSと言えばAndroidだが、IoT向けにはこちらが本命なのかな? Brilloのサポート環境としては、ARM, x86, そしてMIPSだ。Googleが何故M…

AXIルータ生成プログラムの作成(デコーダの記述)

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AXIルータを自動生成できるよう、スクリプトを記述している。 今は、入力データに対して、どのようにアドレスデコーダを搭載して、パケットをルーティングするかというところだ。 $regions = Array[Array['START', Array['1011_1111_1100_XXXX_XXXX_XXXX_XXX…

MIPSのTLBについて勉強(シンプルなアドレス変換をISSに実行する)

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MIPSのブートについて理解するためには、まずはMIPSアーキテクチャのメモリマップについて理解しなければ。 このあたりに、メモリマップの説明がある。 ファイル:MIPS32 MemoryMap.png - Wikipedia これを見ると、0xA000_0000-0xBFFF_FFFF, 0x8000_0000-0x9F…

HotChipsで発表されたRISC-V実装(解説編)

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msyksphinz.hatenablog.com 前に日記に書いた、RISC-Vの名前を含むHotChipsの発表について、mynaviニュースのHisa Andoが記事を起こしていたので、読んでみた。 内容としては、淡々と発表内容を説明している感じだ。 news.mynavi.jp news.mynavi.jp news.myn…

CPUのランダムテスト生成について調査

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せっかくISSが良い感じに仕上がってきたので、RTLを検証するためのツールの一つであるランダムテスト生成について調査してみた。 ランダムテスト生成として僕が知っているのは Obsidianくらいだが、これは確かARMに買収されてしまった。 ARM、将来のARMプロ…

中国製MIPS64 CPU "龍芯3号"

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MIPSの動きが最近ちょっと面白い。 ARMとx86のコードが走る中国製の高性能MIPS64 CPU「龍芯3号」 - PC Watchpc.watch.impress.co.jp New MIPS64-based Loongson processors break performance barrier - Imagination Blogblog.imgtec.com 中国製のMIPS64対応…

HotChipsで発表されたRISC-V実装

CPU

HotChipsでRISC-Vのバリエーションについて発表されたそうな。 RISC-V at HotChips | RISC-V BLOG 内容については、RISC-V Workshopで発表されたものとほぼ同一なのだと思う。 2nd RISC-V Workshop http://riscv.org/workshop-jun2015/riscv-raven-workshop-…

自作RISC-V ISSでCoremarkが動作するようになった

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という訳で、ISSをいろいろ修正して、無事にRISC-VのISSでCoremarkが動作するようになった。 あとは、これにいろいろデバッグ機能を足して、改良していく、という感じかな。 MIPS側のビルドもメンテナンスを行ったので、RISC-VとMIPS、どちらでも同じ機能が…

グローバル変数にアクセスしたときのアクセス情報をログに表示する

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bfdのシンボルには、BSF_GLOBALとBSF_LOCALという、変数やセクション、各種定数を格納するためのセクションがある。 この中で、BSF_GLOBALはグローバル変数の情報が格納されており、取り扱うには一番簡単っぽいので試してみた。 関数のシンボルテーブルを作…

RISC-Vのトラップの処理方法の勉強(2)

CPU

RISC-Vのトラップの処理方法の勉強 - FPGA開発日記msyksphinz.hatenablog.com トラップの処理方法を勉強して、まずはrv32si-p-csrをパスするようにしたい... トラップが発生したときに、どのような処理が発生するか? RISC-Vのトラップは4種類用意されている…

RISC-Vのトラップの処理方法の勉強

CPU

新ISSでシステム命令系のパタンをパスさせようと奮闘中... システム命令は、以下の資料で定義されている。ただし、ユーザレベル命令と同様に、命令の説明を英語の文体で書いてあるため、理解に時間がかかる。 手っ取り早く、疑似言語とかで書いてくれればい…

新RISC-V ISSでの検証パタン実行結果

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新RISC-V ISSの検証のために、まずはPrimitive命令の検証パタンを実行してみた。 msyksphinz/swimmer_riscvgithub.com 利用しているのは、RISC-Vが提供している以下のパタンだ。 riscv/riscv-testsgithub.com これのMakefileを一部書き換え、srecファイルが…

RISC-V用のCoremarkをビルドする(ISS動作確認用)

CPU

CoremarkのRISC-V版は、一度本ブログでビルドしている。 Rocket-Chip を ZedBoardにインプリしてCoremarkを測定する(クロスコンパイル編) - FPGA開発日記msyksphinz.hatenablog.com ただ、これはLinuxで動作させるためのもので、ISSで動作を確認するためのビ…

MIPS用ISSをRISC-Vでも動作するようにする

CPU

これで、ある程度PortableのISSが完成した。まだCoremarkが完走しないけど。 msyksphinz/swimmer_riscvgithub.com 同じリポジトリから、ベースを変えずにコンパイルオプションを変えるだけで、MIPSとRISC-VのISSがビルドすることができる。 RISC-Vのビルド方…

新ISSがどうにか動くようになった

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昨日から本格的に実装を始めたMIPSの新ISSがなんとか動作するようになった。といっても、まだCoremarkくらいしか動作確認していないけど。 MIPS ISS実装中... - FPGA開発日記msyksphinz.hatenablog.com msyksphinz/swimmer_riscvgithub.com ビルド方法はまだ…

MIPS ISS実装中...

CPU

MIPSのISSを実装し直している。今回は、RISC-VのISSと共有できる形で実装を考え直し、C++で書き直している。 MIPSのISSの実装で問題になるのが、遅延スロットの問題である。私のISSの実装は、基本的に、 命令をシミュレートする。その際、レジスタの読み込み…

ISSからハードウェアデコーダを自動生成してみる(6)

CPU

さて、ハードウェアデコーダとして、制御信号を生成していこう。 命令毎のテーブルから、信号を取り出すために、以下のようなRubyのコードを用いて自動生成してみる。 msyksphinz/swimmer_riscvgithub.com inst_ctrl_fp.printf(mnemonic, max_ctrl_bitwidth)…

ISSからハードウェアデコーダを自動生成してみる(5)

CPU

続いて、制御信号を自動生成してみよう。 msyksphinz/swimmer_riscvgithub.com 基本的には、命令分類毎に必要な信号の種類がリストアップされているので、 命令分類毎に、各命令で制御信号が必要とされているかをチェックし、必要とされていれば信号線を生成…

ISSからハードウェアデコーダを自動生成してみる(4)

CPU

続いて、制御信号を自動生成に挑戦する。 ALU_ADD / ALU_SUB など、接頭語が同一ならば、同じビットフィールドとして宣言する。 それ以外の単発の名前であれば、固有に1ビットを割り当てる。 例: ALU_ADD/ALU_SUB/ALU_MUL/ALU_DIV/DST_EN/R1_EN/R2_EN の信号…

ISSからハードウェアデコーダを自動生成してみる(3)

CPU

続き。とりあえずデコードテーブルを作ってみたところから。 ## start of RISC-V instructions # ['BITFIELD' 31-26, 25-21, 20-16 15-11 10-06 05-00 ] # ['DECODE-KEY', 'OPCODE', 'RS' 'RT', 'RD', 'SHAMT', 'FUNCT' 'TYPE' 'KEY_TABLE' ] $arch_table[ 0…

ISSからハードウェアデコーダを自動生成してみる(2)

CPU

msyksphinz/swimmer_riscvgithub.com MIPSのデコーダをISSのデコードテーブルから自動生成してみる。MIPSのISSはC版しかないのだが、RISC-V版のデコーダだけ書き換えて一時的に作ってみた。 とりあえずこんな感じになっている。arch_tableとして表現されてい…

ISSからハードウェアデコーダを自動生成してみる

CPU

msyksphinz/swimmer_riscvgithub.com ISSの命令デコーダは、rubyから自動生成している。これを活用すると、ハードウェアのデコーダも自動生成できないだろうか。 とりあえず作ってみると、こんな感じになった。 まず、ISSのデコーダはRubyのテーブルで以下の…

命令セットシミュレータにおける命令のデコードと実行(C++における関数ポインタ)

CPU

命令セットシミュレータにおける命令のデコードと実行 - FPGA開発日記msyksphinz.hatenablog.com 結局、クラスのメンバとして関数ポインタを指定して、そこでどのようにして所望の関数の実装を呼べば良いかというと、 m_inst_env->RISCV_Inst_Exec (inst_idx…

命令セットシミュレータにおける命令のデコードと実行

CPU

大概の命令セットシミュレータは同様の構成を取っていると思うが、命令セットシミュレータといえど * 命令デコード * 命令実行 というハードウェアと同じことをしているのは変わらない。 自作シミュレータも多分に漏れず、以下のような構成を取っている。 こ…

ベンチマーク評価向けシミュレータをC++で書き直す

CPU

msyksphinz/swimmer_riscvgithub.com RISC-Vの評価向けに作っているシミュレータをC++で書き直している。 C++にすることの利点として、Cよりも汎用的に書くことができ、一般化し易いということと、クラスによる階層を持たせることにより、例えばスレッドを構…

ベンチマークをシミュレータで動作させてみる(sbrkでメモリが足りない?)

CPU

Coremark-Proのバイナリをシミュレータで動作させてみる(失敗) - FPGA開発日記msyksphinz.hatenablog.com うーん、sbrkで、確保しているメモリが足りない気がしている。 そこで、リンカスクリプトで、ヒープの領域をさらに大きめに確保してみた。 diff --git…

Coremark-Proのバイナリをシミュレータで動作させてみる(失敗)

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msyksphinz/benchmarksgithub.com Coremark-Proのコンパイルができるようになったので、シミュレータで動作させてみた。 swimmer -h builds/linux/gcc-mips/bin/zip-test.srec -o zip-test.sw.log -c 1000000 終了までの命令数を見てみると、 ==============…

gccをsoftfloat付きでビルドする

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前回の続き。という訳でgccとnewlibをsoftfloat付きでビルドする。 参考にしたのは以下のサイト: Mian M. Hamayun - Re: How to enable soft-float support in newlib and gcc toolchains for an Chefのレシピを変更して対応する。変更したのはブランチとし…

Coremark-Proをコンパイルしてシミュレータで流せる形式にする(コンパイル成功)

CPU

Coremark-Proをコンパイルしてシミュレータで流せる形式にする(奮闘中) - FPGA開発日記msyksphinz.hatenablog.com 結局、MIPSで試していたのだが、コンパイルは成功した。システムコールの部分を自分で作るかどうかがポイントだ。 あとは、リンカスクリプト…