FPGA開発日記

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Verilator 5.0のtiming controlを試す

いまさらながら、Verilator 5のtest benchのタイミング制御機能のサポートを試したいと思い、テストを開始している。

$ verilator --version
Verilator 5.020 2024-01-01 rev v5.020
  • verilator5_test.sv
module tb;

initial begin
  $display ("%t test start", $time);

  #10;

  $display ("%t test stop", $time);

  $finish;

end

endmodule // tb
$ verilator --binary -top tb verilator5_test.sv
$ ./obj_dir/Vtb                                
                   0 test start
                  10 test stop
- verilator5_test.sv:10: Verilog $finish

一応うまくいく。これでいろんな環境を構築していこうかな。