FPGA開発日記

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自作RISC-V CPUコア実装(テストパタンデバッグ)

自作CPUのデバッグをチマチマ進めている。 TLBの問題についてはとりあえず置いておいて、テストパタンを動かしながら問題点を洗い出している。 とりあえず環境等の問題を洗い出して、基本的なケースは動くようなところまで直していった。 巨大なコンフィグレーションでのテストもある程度動作するようになってきたが、まだテストパタンのPASS率は低いまだだ。

0b3bcc9 (2022/01/16)
rv32_big.log 89 / 109 (81.65%)
rv32_giant.log 40 / 109 (36.70%)
rv32_small.log 70 / 109 (64.22%)
rv32_standard.log 87 / 109 (79.82%)
rv32_tiny.log 92 / 109 (84.40%)
rv64_big.log 105 / 169 (62.13%)
rv64_giant.log 80 / 169 (47.34%)
rv64_small.log 87 / 169 (51.48%)
rv64_standard.log 88 / 169 (52.07%)
rv64_tiny.log 152 / 169 (89.94%)

テストパタンのPASS率の管理については、いろいろ考えている。毎日のリグレッション結果をどのようにして管理するのか? 一つ考えられるのは、テストの結果を何等かのフォーマット(JSONYAMLなど)で出力して毎日追加し、これも何らかのスクリプトを使ってグラフなどに変換するということが考えられる。 この辺を管理できる上手い方法は無いだろうか?

あとはGitHub Actionsの扱い方が未だに良く分かっていない。