RTLILでの階層構造の確認。もうちょっとパラメータ付きで確認する。 やってみたかったのは、パラメータの取り扱いとgenerate文の取り扱い。 module adder_sub #(parameter WIDTH = 8) ( input logic [WIDTH-1: 0] in0, input logic [WIDTH-1: 0] in1, output…