結構時間が空いてしまった。sv2vによるSystemVerilogのデザインをVerilogに修正する作業の続き。Yosysのためにいくつかのデザインを修正している。 最初はfilelistの中のファイルを1つ1つ変換して移行かと思ったが、パッケージの読み込みとかincludeの問題で…