FPGA開発日記

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2019-11-24から1日間の記事一覧

FIRRTLに入門する (12. 配列参照のコードを残したままVerilogを出したい2)

Chiselで配列を出力するために試行錯誤してみる。 まず、試行する中で余計な処理をするコードを片っ端から省いていく。ここは最適化に影響しそうなところだが、とりあえず無視。 diff --git a/src/main/scala/firrtl/Emitter.scala b/src/main/scala/firrtl/…