FPGA開発日記

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2019-08-23から1日間の記事一覧

Chiselで部分代入を実現するためのいくつかのテクニック

Chiselでは、以下のようなビット列の一部に対する部分代入が許されない。 ハードウェア記述言語としてみると非常に不便だが、もともとChiselがソフトウェア記述言語Scalaがベースであるということを考えると何となく想像がつく。 val res = Wire(UInt(32.W))…