2017-05-10

SiFiveの新RISC-VコアIP(E51, E31 Coreplex IP)

RISC-V

RISC-V 6th Workshop にて、SiFiveが新RISC-VコアIPであるE51を発表した。これまで発表されていたE31 Coreplex-IPは32ビット版だが、E51は64bitだ。

www.eetimes.com

SiFiveはそれ以外にも、E51の有償サポートを発表している。足回りのIPにより値段が若干変わるが、有償サポートは1年のライセンスで$600となっている。

dev.sifive.com

E31とE51はほとんど構成が変わらず、コアの内容だけが32bitから64bitとなっている。どちらもLinuxをサポートしていないが、Exxシリーズではなく、UxxシリーズではすでにLinuxをサポートしている。

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また、E31もE51も、リクエストすればRTLをダウンロードできるようになっている。

dev.sifive.com

今回発表されたE51、また既存のE31の特徴をまとめると、

RISC-V ISA準拠
- E31 : RV32IMACサポート
- E51 : RV64IMACサポート
マイクロアーキテクチャ
- 整数乗算、除算ハードウェアをサポート
- アトミック演算をサポート
- Complexモードをサポート
- マシンモード、ユーザモードを持つ
- インオーダ 5-6ステージパイプライン
メモリ
- 16kB, 2-way 命令キャッシュ
- 最大64kBのデータキャッシュ
割り込み
- ローカル割り込み
- プラットフォームレベル割り込み
- Coreplexローカル割り込み
8領域のメモリプロテクション
性能
- E31 : 1.61 DMIPS/MHz, 2.73 Coremark/MHz
- E51 : 1.80 DMIPS/Mhz, 2.76 Coremark/MHz

2017-05-09

コンパイルオプションを変えてCoremarkベンチマークを改善する

RISC-V

自作RISC-Vプロセッサは16バイト単位で命令をフェッチしてくる。つまり分岐などで新しい場所に命令フェッチを発生した時も、16バイトアラインで命令をフェッチする。

このとき、分岐先や関数の先頭が16バイトに乗っていると効率的だ。16バイトアラインの乗っていないとその分命令フェッチラインを損していることになる。

このとき、分岐先の命令のバイトアラインを調整するために、RISC-VのGCCには以下のコンパイルオプションが乗っている。

-falign-functions=16 -falign-jumps=16 -falign-labels=16 -falign-loops=16

これらにより、ジャンプ先の命令が16バイトアラインに制限される。

例えば、分岐先を調整するために以下のようにわざとnopが挿入される。

80001050:       0088de93                srli    t4,a7,0x8
80001054:       01de6f33                or      t5,t3,t4
80001058:       01e59023                sh      t5,0(a1)
8000105c:       00259583                lh      a1,2(a1)
80001060:       40b50533                sub     a0,a0,a1
80001064:       00008067                ret
80001068:       00000013                nop   // この2つのnopにより、次の関数の場所が調整される。
8000106c:       00000013                nop   // この2つのnopにより、次の関数の場所が調整される。

80001070 <core_list_mergesort.constprop.2>:
80001070:       00100f93                li      t6,1
80001074:       000f8393                mv      t2,t6
80001078:       26050c63                beqz    a0,800012f0 <core_list_mergesort.constprop.2+0x280>
8000107c:       00000013                nop
80001080:       00000f13                li      t5,0
80001084:       00000693                li      a3,0
80001088:       00000293                li      t0,0
8000108c:       00000013                nop
80001090:       00052783                lw      a5,0(a0)

この調整を行って、昨日と同様にCoremarkの性能を測定した。

Inst Bufferサイズ	サイクル数	比率	サイクル数	比率
	通常Coremark		アライン調整Coremark
2	406395	1.00	360167	0.89
4	371580	0.91	340276	0.84
8	403437	0.99	366379	0.90
16	476439	1.17	429816	1.06

やはり、命令バッファが4の場合に最大の効果が得られた。命令の位置を調整しただけで、かなりの効果だ。

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2017-05-08

命令バッファのサイズによる性能変化の調査

RISC-V

自作RISC-VプロセッサでCoremarkベンチマークを計測しているが、命令フェッチをどれだけ投機的に実行するかによって性能がずいぶん変わってきた。

投機フェッチは、命令バッファが空いている限り実行しているが、あまりフェッチを出しすぎると、パイプラインフラッシュによるフェッチ破棄を行った場合のペナルティが大きくなる。

命令キャッシュミスが発生しており外部に命令フェッチを出している場合、その命令フェッチを破棄することはできないので、フェッチが戻ってくるまで待機することになる。このペナルティが、以外と影響してくる。

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そこで、命令バッファのサイズを変えて、どの大きさにするのが一番性能が出るのかを調査した。

Inst Bufferサイズ	サイクル数	比率
2	406395	1.00
4	371580	0.91
8	403437	0.99
16	476439	1.17

やはりバッファのサイズを大きくすればよいわけではないらしい。かと言って、小さすぎると今度は投機フェッチが出せなさ過ぎている。

今回の実装は、命令バッファのサイズを4にしておくのがよさそうだ。今回の実装では1リクエストで128ビットをフェッチしてくるので、最大で128x4=512bit=16命令文を保持できる計算となる。

2017-05-07

自作RISC-VプロセッサにRASを実装する

RISC-V

自作RISC-VプロセッサにRAS(Return Address Stack)を実装して性能を調査した。

RASの実装をここしばらくやっていたのだが、意外と難しいということが分かった。

Return命令の判定をどこで行うか

RAS以外の分岐予測、アドレスを使って分岐予測を行う方式の分岐予測は、フェッチアドレスを見て予測し、次のフェッチアドレスを決める。この方式の場合はIFU(命令フェッチユニット)から出力されるアドレスを見ればよいのだが、RASの場合はReturn命令を検出しなければならないので、フェッチ後のデータを見て予測しなければならない。したがって、予測がアドレスを基にする予測よりも少し遅れることになった。

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