2015-08-30 ISSの埋め込み Verilog MIPSプロセッサは、実装フェーズに入ってきたので、あまり更新する内容が無いのだが、ISSのデコードテーブルから自動生成したRTLを組込む作業に入っている。 <a href="https://github.com/msyksphinz/pulsar-2/tree/rn_unit_impl">msyksphinz/pulsar-2</a>github.com 自動生成コードはRubyで記述しているのだが、ちょっと柔軟性に欠けたコードになってしまっているなあ。 RISC-Vに拡張する場合に、また苦労しそうだ。 <a href="https://github.com/msyksphinz/swimmer_riscv/blob/c8ee659f3fe4464b642e3d17574051dea1bda71b/src/gen_verilog_dec.rb">msyksphinz/swimmer_riscv</a>github.com
