ChiselはScalaをベースとしたDSLからVerilog-HDLを生成することのできるハードウェア記述言語であるが、ちょっと複雑な記法をすると生成されたVerilogが全く読めなくなる。 例えば、ChiselはModuleの中に関数を定義することができる。Scalaなので以下のよう…