Zynq ZedBoardを使ってPSとPLの協調プログラミング入門(3)
前回まででIPの生成が完了したので、Wrapperを作成してbitstreamの合成の準備に入る。 使用ツール : Vivado 2016.2 使用OS : Windows 10 FPGA用のBitstreamを作成する msyksphinz.hatenablog.com msyksphinz.hatenablog.com Sourceペインで[design_1]を右クリックして[Create HDL Wrapper]をクリックする。 次に、同じく[S…
