FPGA開発日記

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自作CPUの動作周波数改善検討 (13. Dhrystoneによるデバッグ)

RVC命令の切り出しの部分を改善について実装を進めていて、Dhrystoneでの基本的な動作を検証している。

もろもろデバッグして、一応最後まで動くようになった。しかしまだいろいろと問題がある。

  • 分岐予測器と結合していない:フロントエンドの分岐予測の結果を引き継いでいないので、分岐予測を入れておらず性能はかなり低い。
  • FIFOのアップデート頻度:frontend_decoderは、後段のパイプラインのReadyが無いと命令FIFOからPopしない。しかしここにはパイプライン的な余裕があるので1サイクル埋めたい。