FPGA開発日記

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LiteXのBIOSソフトウェアを独自に構築する方法調査 (4. FPGAでの動作確認)

msyksphinz.hatenablog.com

前回の結果に基づいて、FPGAで再度動作させてみた。 結果としてはRTLシミュレーションと全く同じ状態まで来たぞ。ただしやっぱりここで止まってしまう。 SDRAMの初期化に問題があるのか?

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 (c) Copyright 2012-2024 Enjoy-Digital
 (c) Copyright 2007-2015 M-Labs

 BIOS built on Apr 29 2024 00:47:29
 BIOS CRC passed (f2e8460c)

 LiteX git sha1: 573e23072

--=============== SoC ==================--
CPU:            Scariv @ 30MHz
BUS:            wishbone 32-bit @ 4GiB
CSR:            32-bit data
ROM:            128.0KiB
SRAM:           8.0KiB
L2:             8.0KiB
SDRAM:          512.0MiB 16-bit @ 240MT/s (CL-7 CWL-5)
MAIN-RAM:       512.0MiB

--========== Initialization ============--
Initializing SDRAM @0x40000000...
Switching SDRAM to software control.
Read leveling:
  m0, b00: |000000000000000

シミュレーション用の環境はなんか違う構成で動いているので、ちょっとまだ良く分からないなあ...

litex_sim --cpu-type=mycpu --output-dir mycpu_sim
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 BIOS built on May  2 2024 08:58:31
 BIOS CRC passed (45c5807a)

 LiteX git sha1: 573e23072

--=============== SoC ==================--
CPU:            MyCPU @ 1MHz
BUS:            wishbone 32-bit @ 4GiB
CSR:            32-bit data
ROM:            128.0KiB
SRAM:           8.0KiB


--============== Boot ==================--
Booting from serial...
Press Q or ESC to abort boot completely.
sL5DdSMmkekro
Timeout
No boot medium found

--============= Console ================--

litex>