FPGA開発日記

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"RISC-V Instruction Set Architecture Extension: A Survey"を読む (3. 特定用途向けのRISC-V拡張の研究)

ieeexplore.ieee.org

IEEE Explorerにて、上記の論文が公開されていた。最近の命令拡張の動向についてあまりよく知らなかったので、せっかくなので読んでみることにした。 続き。

  • Section IV. Recent research on RISC-V ISA extension

    いくつかのシナリオに向けて、RISC-Vのカスタマイズ拡張の研究が行われている。

    • Internet of Things
      • IoTデバイスの浮動小数点演算の消費エネルギーを削減し、DSPの効率を向上させるための命令が提案されている。
      • 単精度よりも小さなフォーマットに対応するためのSmallFloat拡張
        • Half Precision Format
        • Binary16alt
        • binary8
          1. Tagliavini, S. Mach, D. Rossi, A. Marongiu, and L. Benini, ‘‘Design and evaluation of SmallFloat SIMD extensions to the RISC-V ISA,’’ in Proc. Design, Autom. Test Eur. Conf. Exhib. (DATE), Mar. 2019, pp. 654–657.
      • RISC-VをベースにカスタマイズしたDSP拡張命令の提案
          1. Gautschi, P. D. Schiavone, A. Traber, I. Loi, A. Pullini, D. Rossi, E. Flamand, F. K. Gürkaynak, and L. Benini, ‘‘Near-threshold RISC-V core with DSP extensions for scalable IoT endpoint devices,’’ IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 25, no. 10, pp. 2700–2713, Oct. 2017.
        • Dot Product, Shuffleなど、FFTやFDCT向けのアルゴリズム
      • 物理層ワイヤレスのためのDSPアルゴリズムのための演算命令
            1. Amor, C. Bernier, and Z. Přikryl, ‘‘A RISC-V ISA extension for ultralow power IoT wireless signal processing,’’ IEEE Trans. Comput., vol. 71, no. 4, pp. 766–778, Apr. 2022
        • 複雑な演算命令、再構成可能な乗算命令、ゲイン制御命令などを含む拡張命令を提案
    • Arithmetic intelligence

      • RISC-VをベースとしたPPU (Posit Processing Unit)を提案し、Posit形式を利用したDNN重み圧縮を行うためのISA拡張を提案

          1. Cococcioni, F. Rossi, E. Ruffaldi, and S. Saponara, ‘‘A lightweight posit processing unit for RISC-V processors in deep neural network applications,’’ IEEE Trans. Emerg. Topics Comput., vol. 10, no. 4, pp. 1898–1908, Oct. 2022.
        • 図は本論文より引用

      • CNNで必要な畳み込み演算を実行するための畳み込み命令を含むRISC-Vの拡張の提案

          1. Wang, J. Zhu, Q. Wang, C. He, and T. T. Ye, ‘‘Customized instruction on RISC-V for winograd-based convolution acceleration,’’ in Proc. IEEE 32nd Int. Conf. Appl.-Specific Syst., Archit. Processors (ASAP), Jul. 2021, pp. 65–68.

      • 汎用GCN(GPGCN)を高速化するためのカスタム命令に基づくハードウェアアクセラレータ

          1. Tang and P. Zhang, ‘‘GPGCN: A general-purpose graph convolution neural network accelerator based on RISC-V ISA extension,’’ Electronics, vol. 11, no. 22, p. 3833, Nov. 2022.
        • 複数のPEを持ち、RoCCインタフェースを介してRISC-Vコアと接続されている
        • 命令拡張をカスタマイズし、ベクトルと行列演算命令、メモリアクセス命令、GCN前方推論メモリアクセス、同期のための命令を提案した。
        • 図は本論文より引用

      • Transformerを最適化するために、ReLU活性化関数とSoftmax関数の性能効率を向上させるための命令を提案した。

          1. Jiao, W. Hu, F. Liu, and Y. Dong, ‘‘RISC-VTF: RISC-V based extended instruction set for transformer,’’ in Proc. IEEE Int. Conf. Syst., Man, Cybern. (SMC), Oct. 2021, pp. 1565–1570.
    • Communication
      • 柔軟で高効率な通信ASIPを構築するための、信号処理、エラー訂正符号化、無線リソース管理のためのRISC-V ISA拡張を設計した。
          1. Razilov, E. Matúš, and G. Fettweis, ‘‘Communications signal processing using RISC-V vector extension,’’ in Proc. Int. Wireless Commun. Mobile Comput. (IWCMC), May 2022, pp. 690–695.
          1. Rajagopal, ‘‘EDGE Q 5G with an EDGE,’’ in Proc. IEEE Hot Chips 33 Symp. (HCS), Aug. 2021, pp. 1–13.
          1. Tourres, C. Chavet, B. Le Gal, J. Crenne, and P. Coussy, ‘‘Extended RISC-V hardware architecture for future digital communication systems,’’ in Proc. IEEE 4th 5G World Forum (5GWF), Oct. 2021, pp. 224–229.
          1. Andri, T. Henriksson, and L. Benini, ‘‘Extending the RISC-V ISA for efficient RNN-based 5G radio resource management,’’ in Proc. 57th ACM/IEEE Design Autom. Conf. (DAC), Jul. 2020, pp. 1–6.
          1. Paulin, R. Andri, F. Conti, and L. Benini, ‘‘RNN-based radio resource management on multicore RISC-V accelerator architectures,’’ IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 29, no. 9, pp. 1624–1637, Sep. 2021
      • RISC-Vのベクトル拡張に基づく一般周波数分割多重化を実装し、信号処理におけるRISC-Vの可能性を示している。
          1. Razilov, E. Matúš, and G. Fettweis, ‘‘Communications signal processing using RISC-V vector extension,’’ in Proc. Int. Wireless Commun. Mobile Comput. (IWCMC), May 2022, pp. 690–695.
      • RISC-Vのカスタム拡張に基づく典型的な信号処理ASIP
          1. Rajagopal, ‘‘EDGE Q 5G with an EDGE,’’ in Proc. IEEE Hot Chips 33 Symp. (HCS), Aug. 2021, pp. 1–13.
      • エラー訂正符号。RISC-Vを拡張して動的に再設定可能なASIPを作成
          1. Tourres, C. Chavet, B. Le Gal, J. Crenne, and P. Coussy, ‘‘Extended RISC-V hardware architecture for future digital communication systems,’’ in Proc. IEEE 4th 5G World Forum (5GWF), Oct. 2021, pp. 224–229.
      • 無線資源管理。AIベースの無線リソース管理のために、RISC-V ISAを拡張する
        • RNNベースの5G無線資源管理を効率的に行うためにRISC-V ISAを拡張する。
        • tanh命令、sigmoid命令などの導入、SIMD加算、ドット積などの命令を追加している。
          1. Andri, T. Henriksson, and L. Benini, ‘‘Extending the RISC-V ISA for efficient RNN-based 5G radio resource management,’’ in Proc. 57th ACM/IEEE Design Autom. Conf. (DAC), Jul. 2020, pp. 1–6.
          1. Paulin, R. Andri, F. Conti, and L. Benini, ‘‘RNN-based radio resource management on multicore RISC-V accelerator architectures,’’ IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 29, no. 9, pp. 1624–1637, Sep. 2021.
    • Graphics Computing

      • RISC-Vを用いたSIMT実行の研究

        • VortexがSIMT実行を行うために、この研究ではRV32IMに5つの新しい命令を導入した。
          • Warps spawn, Thread activate, Control-Flow Split / Join, Barrier
          1. Elsabbagh, B. Tine, P. Roshan, E. Lyons, E. Kim, D. E. Shim, L. Zhu, S. K. Lim, and H. Kim, ‘‘Vortex: OpenCL compatible RISC-V GPGPU,’’ 2020, arXiv:2002.12151
          1. Tine, K. P. Yalamarthy, F. Elsabbagh, and K. Hyesoon, ‘‘Vortex: Extending the RISC-V ISA for GPGPU and 3D-graphics,’’ in Proc. 54th Annu. IEEE/ACM Int. Symp. Microarchitecture (MICRO), Oct. 2021, pp. 754–766
        • 図は本論文より引用

      • RISC-Vを用いたグラフィックレンダリングの研究

          1. Zhou, X. Jin, and T. Xiang, ‘‘RISC-V graphics rendering instruction set extensions for embedded AI chips implementation,’’ in Proc. 2nd Int. Conf. Big Data Eng. Technol., Jan. 2020, pp. 85–88.

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