FPGA開発日記

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商用RISC-V命令セットシミュレータが使えない人のためのオープンソース命令セットシミュレータSpike入門

いろんなニュースがあり、Imperasの検証環境が使えなくなる可能性があるので、オープンソース(そしてほぼRISC-Vシミュレータとしてはデファクトスタンダード)のRISC-V命令セットシミュレータSpikeを使ってどのようにハードウェアを検証するかどうかについて…

自作CPUのGshareの性能をモデルと比較する (3. Gshareの動作を修正する)

モデルおよびBOOMv3に比べてどうも分岐予測の精度が悪い気がしているので、いろいろと調査していた。 もうちょっと外乱に強いように、いろいろ変更する。結構外乱の要因として大きいのが、フェッチステージから命令バッファに入るときに、命令バッファが満杯…

自作CPUのGshareの性能をモデルと比較する (2. Gshareの理想的な動作をモデル化する)

モデルおよびBOOMv3に比べてどうも分岐予測の精度が悪い気がしているので、いろいろと調査していた。 どうしてもモデルとの比較結果が異なるので、もうちょっと考え直さないとだめだ。 もっと詳細にログをとると、Gshareはグローバル履歴をかなり正確にとら…

Gather/Scatterのような不連続なメモリアクセスについてどのようにプリフェッチを出すか (IMP) (4. 部分キャッシュ・ライン・アクセス)

IMP: Indirect Memory Prefetcherという論文があり、これはGather/Scatterに対してどのようにプリフェッチを出すかというものを提案した論文になっている。ちょっと読んでまとめてみようと思う。 msyksphinz.hatenablog.com msyksphinz.hatenablog.com msyks…

自作CPUのGshareの性能をモデルと比較する (2. Gshareの理想的な動作をモデル化する)

モデルおよびBOOMv3に比べてどうも分岐予測の精度が悪い気がしているので、いろいろと調査していた。 どうしてもモデルとの比較結果が異なるので、もうちょっと考え直さないとだめだ。 F1ステージによるuBTBによる分岐予測 F1ステージでBTBアクセスによる分…

自作CPUのGshareの性能をモデルと比較する

モデルおよびBOOMv3に比べてどうも分岐予測の精度が悪い気がしているので、いろいろと調査していた。 結果としては、グローバル履歴の更新に問題があり、正しく分岐予測のテーブルにアクセスできていないっぽい。 問題となるのは、以下のシンプルなループで…

サイクル精度シミュレータの物理レジスタ量を制御する改造について

自作CPUに接続するサイクル精度シミュレータとしてSniperを使用しているが、Sniperは物理レジスタのサイズを考慮していない。つまり物理レジスタは無限に用意されている(あるいはROBのサイズに応じた適切な物理レジスタが用意されている)という仮定にある。 …

RISC-Vのデコードエンジンrv8がC拡張を誤ってデコードしてしまう問題の解析

rv8というのはRISC-VのデコーダやJITエンジンなどをまとめたパッケージで、Sniperサイクル精度シミュレータはrv8をデコードエンジンとして使用している。 Sniperでのサイクル計算の中で、どうも16ビットのC拡張をうまくデコードすることができていないように…

自作CPUにuBTBを搭載して分岐予測を高速化する検討

現在の自作CPUは分岐予測にGShareを使用しており、2サイクルをかけて予測を行う。 したがって分岐予測を行うと常に1サイクルのバブルが入る仕組みになっており、したがってそこで性能が律速される仕組みになっている。 簡単なものでいいのでuBTBを積み込んで…

自作CPUにベクトル命令を追加する実装検討 (29. ベクトル命令のキャッシュ境界を超えるアクセスの対応)

msyksphinz.hatenablog.com この話の続き。上記の仕様をとりあえずマイクロ・アーキテクチャに突っ込んで実装した。 一応うまく動いているっぽいが、シンプルなテストがとりあえず通ったに過ぎない。 101 / 121 : vle16_v_misalign : PASS 105 / 121 : vle64…

Delaying Physical Register Allocation Through Virtual-Physical Registers

ちょっとベクトルレジスタについて似たようなアイデアを考えたので探して読んでみた。 Delaying physical register allocation through virtual-physical registers https://ieeexplore.ieee.org/document/809456 MICRO-32 物理レジスタのLate Allocation(実…

自作CPUにベクトル命令を追加する実装検討 (28. ベクトル命令のキャッシュ境界を超えるアクセスの対応)

これまでのベクトルロード命令は、すべて1つのリクエストがキャッシュの境界を超えないように制御してきた。 しかし実際にはそんなことはなく、キャッシュの境界を超える場合はそれに応じて相応の処理を行わなければならない。 それについて考えた。 まず、…

riscv-vector-testsを試す

GitHubで発見したRISC-Vのベクトル命令テストケースを試してみることにした。 結構こいつはきちんと基本的なテストケースを作ってくれるっぽい。 github.com git clone https://github.com/ksco/riscv-vector-tests.git 基本的には上記ディレクトリでmakeを…

Cache Refill/Access Decoupling for Vector Machinesの論文を読む (3. ベンチマークと性能測定)

面白そうな論文があったので読んでみることにした。続き Cache Refill/Access Decoupling for Vector Machines https://ieeexplore.ieee.org/document/1551005 msyksphinz.hatenablog.com msyksphinz.hatenablog.com 評価 DVM (Decoupled Vector Machine) : …

マルチポートRAMを使用するためのLVT (Live Value Table)の実装

自作CPUのレジスタファイルは非常に多くの読み込みポートと書き込みポートを使用しており、それだけで非常に多くのLUTを消費してしまう。例えば、ちょっと豪華なバックエンドを実装すると、 ALUが1パイプラインにつき2ポートの読み込み、1ポートの書き込み、…

自作CPUのシミュレーション環境に、サイクル精度シミュレータを接続する

自作CPUの環境に、モデルシミュレータのサイクル精度との比較環境を構築した。RTLもモデルシミュレータも波形ビューアで表示可能なログを表示することができ、パイプラインの挙動を比較することができる。 このためには、大まかに言って以下の作業が必要だ。…

Cache Refill/Access Decoupling for Vector Machinesの論文を読む (2. マイクロ・アーキテクチャ)

面白そうな論文があったので読んでみることにした。続き Cache Refill/Access Decoupling for Vector Machines https://ieeexplore.ieee.org/document/1551005 msyksphinz.hatenablog.com 5.1 "SCALE" Decoupled Vector Processor VEUはクラスタ化 4バンク・4…

Cache Refill/Access Decoupling for Vector Machinesの論文を読む (1. 概要)

面白そうな論文があったので読んでみることにした。 Cache Refill/Access Decoupling for Vector Machines https://ieeexplore.ieee.org/document/1551005 Cache Refill/Access Decoupling for Vector Machines 諸元 37th International Symposium on Microarc…

自作CPUにベクトル命令を追加する実装検討 (27. ベクトル・ベンチマークのデバッグ)

単純なベクトル命令のベンチマークだけど、想定する性能が出ない。 これはやはりパイプライン中であまり見たくないいろんなハザードが発生するからで、この辺を何とかしないといけない。 やっぱり気になるのはベクトル・ロードの実行中にいろんなハザードが…

Effects of MSHR and Prefetch Mechanisms on an On-Chip Cache of the Vector Architecture を読む (1. 概要)

面白そうな論文があったので読んでみることにした。 Effects of MSHR and Prefetch Mechanisms on an On-Chip Cache of the Vector Architecture https://ieeexplore.ieee.org/document/4725165 1. 概要 ベクトル・スーパーコンピュータのためのMSHRおよびプ…

自作CPUにベクトル命令を追加する実装検討 (26. Vivadoによる論理合成試行)

自作CPUコアのVivadoでの論理合成を試行する。 最初にVivadoのバグによって論理合成が進まなくなってしまった。 https://support.xilinx.com/s/article/73178?language=ja これを修正する必要があった。 commit 9186fa64e6e925c64e13211873517c999d79dfb0 Au…

自作CPUにベクトル命令を追加する実装検討 (25. ベクトル・ベンチマークのデバッグ)

簡単なベクトル命令のベンチマークを作って、動かしてみようと思う。 作ったのはAXPYで、単純に2つのベクトル要素をロードして足し算して、ベクトルストアするだけだ。 一応ベンチマーク自体は正しく動くようになったのだが、思ったほど性能が出ていないので…

CXXRTLについて調査する

X(旧Twitter)で調査して乗っていた、CXXRTLというツールについて調査した。 これはYosysに付属しているバックエンドツールで、RTLからC++を生成するツールらしい。 つまるところ、Verilatorと同じような機能を持っているが、Verilatorと違って入力ファイルは…

自作CPUにベクトル命令を追加する実装検討 (24. ベクトル・ベンチマークのデバッグ)

簡単なベクトル命令のベンチマークを作って、動かしてみようと思う。 作ったのはAXPYで、単純に2つのベクトル要素をロードして足し算して、ベクトルストアするだけだ。 // vvadd function void vvadd( int n, int a[], int b[], int c[] ) { int i; for ( i …

自作CPUにベクトル命令を追加する実装検討 (23. ベクトルストア命令の取り扱い)

ベクトルストア命令の投機的実行について考える。 通常、投機的実行を行うと、ストア命令はアドレスとデータを保持してその命令がコミット状態(例外などで破棄されない)になるまで待ち合わせ、コミット状態になった時点でキャッシュに書き戻す。 しかしベク…

Decoupled vector architectures を読む (2. 性能評価)

ちょっと古い論文だが、"Decoupled Vector Architectures"という論文を読んでいる。 https://ieeexplore.ieee.org/document/501193 msyksphinz.hatenablog.com 次に性能について。Decoupled Vector Architectureと、リファレンス・アーキテクチャの性能を比…

自作CPUにベクトル命令を追加する実装検討 (22. vsetvl命令の投機実行の見直し)

vsetvli命令を投機的に実行する場合を考える。 デフォルト状態: - head_ptr : 現在のvlvtypeレジスタが、投機的にどこまでエントリを確保しているかを意味する。デフォルト値は0。 - tail_ptr : 現在のvlvtypeレジスタの投機実行が、どこまでコミットされて…

SynopsysのRISC-Vコアファミリ、結構ゴツい

なんとなくSynopsysが発表したRISC-Vコアのラインナップを眺めていたのだが、結構重装備なコアが用意されていてびっくりした、という話。 www.synopsys.com ARC-V RMX Series:組み込み向け32ビット・ローパワー・プロセッサ 3~5ステージパイプライン 低消費…

自作CPUにベクトル命令を追加する実装検討 (21. LMUL>1への対応実装)

ベクトル命令における、LMUL>1の対応というのは結構難易度の高い問題だ。 今回はその解決方法として、LMULの値がVSETVL命令で変更されると、例外を出して物理レジスタの構成を整列し直す方式を考えたい。 ここでは、Spikeの実装のみを示すが、同様にハードウ…

自作CPUにベクトル命令を追加する実装検討 (20. LMUL>1への対応実装)

ベクトル命令における、LMUL>1の対応というのは結構難易度の高い問題だ。 今回はその解決方法として、LMULの値がVSETVL命令で変更されると、例外を出して物理レジスタの構成を整列し直す方式を考えたい。 ここでは、Spikeの実装のみを示すが、同様にハードウ…