SonicBOOMのデザインを読み解く (全体バス構成とフロントエンド概要2)

RISC-V CPU

SonicBOOMのデザインを読み解く続き。フロントエンドデザインを波形を見ながら読み解いていくことにする。最初のブート部分の波形を表示すると以下のようになる。まず、F0ステージからICacheへのリクエストを出し、F2ステージにレスポンスが無ければキャッ…

2020-12-20

SonicBOOMのデザインを読み解く (全体バス構成とフロントエンド概要)

RISC-V CPU

色々訳あってRISC-VのOoOデザインであるSonicBOOMの構成を読み解くことにした。SonicBOOMのデザインは、デザインそのものはriscv-boomリポジトリから入手できるが、合成及びRTLシミュレーションを行うためにはChipyardを使う必要がある(boom-templateという…

2020-08-17

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (8. VX, VI命令の実装)

RISC-V ISS

自作RISC-V命令セットシミュレータの実装続き。算術演算命令について説明すると、RISC-V Vector Extensionには大きく分けで3つの演算命令種が定義されている。 .VV 命令：ベクトルレジスタとベクトルレジスタ同士を算術演算して、その結果をベクトルレジスタ…

2020-08-16

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (7. 単純な算術演算の実装)

RISC-V ISS

自作RISC-V命令セットシミュレータ、Vector Extensionのサポート続き。メモリアクセスが一応実装できたので、次は基本的な四則演算を実装して行きたい。基本的な四則演算として、整数の四則演算を見ていく。対象としては、 VADD.VV : 加算 VSUB.VV : 減算 V…

2020-08-15

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (6. StridedメモリアクセスおよびIndex Stridedメモリアクセス)

RISC-V ISS

自作RISC-V命令セットシミュレータ、Vector Extensionのサポート続き。Unit Strideのメモリアクセス命令は追加したのだが、あと2種類のメモリアクセス命令についても追加する。それがStridedメモリアクセス命令とIndex Stridedメモリアクセス命令である。復…

2020-08-14

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (5. ベクトルマスクレジスタ用のテスト作成)

RISC-V ISS

自作命令セットシミュレータのRISC-V Vector Extensionサポート、基本的なベクトルロードストア命令の実装が終わった。テストを追加したいのだが、一応マスクレジスタのテストをしておきたい。Vector Extensionのマスクについてここでまとめておいて、シミ…

2020-07-27

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (4. Unit Strideメモリアクセスの実装)

RISC-V ISS

自作命令セットシミュレータのRISC-V Vector Extensionサポート、とりあえずCSR命令の確認が終わったので先に進めていく。 RISC-V Vector Extensionのメモリアクセスにはいくつか種類があって、大きく分けると3種類。 Unit Stride：最もシンプルなメモリアク…

2020-07-26

RISC-V Vector Extension v0.9のCSR仕様2

RISC-V ISS

RISC-Vのベクトル拡張の理解に当たり、複雑怪奇なシステムレジスタを理解するのは大変だ。ここではRISC-Vベクトル拡張が備える謎のシステムレジスタについて一気に解説していきたい。ちなみに最新のRISC-V Vector Extension 0.9をベースに解説している。 RI…

2020-07-25

RISC-V Vector Extension v0.9のCSR仕様1

RISC-V ISS

RISC-Vのベクトル拡張の理解に当たり、複雑怪奇なシステムレジスタを理解するのは大変だ。ここではRISC-Vベクトル拡張が備える謎のシステムレジスタについて一気に解説していきたい。ちなみに最新のRISC-V Vector Extension 0.9をベースに解説している。 RI…

2020-07-08

RISC-VのオープンソースプロセッサBOOMv3(SonicBOOM)を試す(4. GCC10を使用して再計測)

RISC-V CPU

RISC-VのオープンソースプロセッサBOOMv3(SonicBOOM)は私の手元のGCCでコンパイルしたCoremarkで、特にオプションをいじらずに5.0CMK/MHzを上回ることが確認できた。私が使っているのがRISC-V GCC 7.2なので最近リリースされたGCC 10.0にアップグレードする…

2020-07-07

RISC-V Vector命令をサポートした自作命令セットシミュレータの実装検討 (3. メモリアクセス命令の実装検討)

RISC-V ISS

久しぶりになってしまった自作命令セットシミュレータのベクトル命令サポート。少し時間があるので再挑戦する。前回、全命令のデコーダを生成したのだが、全命令ではなかった。ロードストア命令が抜けている。今回はロードストア命令の内基本的なものを作っ…

2020-07-04

RISC-VのオープンソースプロセッサBOOMv3(SonicBOOM)を試す(3. Verilogを読みながらブロックダイアグラムを作る)

RISC-V CPU

RISC-VのオープンソースプロセッサBOOMv3（SonicBOOM）が公開されている。シミュレーションは前回上手く動作したが、ブロックダイアグラムを作って中身を見てみたいと思った。そこで生成されたVerilogを読みながらブロックダイアグラムを作ってみることにし…

2020-07-03

RISC-VのオープンソースプロセッサBOOMv3(SonicBOOM)を試す(2. Coremark値の測定)

RISC-V CPU

RISC-VのオープンソースプロセッサBOOMv3（SonicBOOM）が公開されているが、シミュレーションを行うためにはChipyardの環境を用意するのが原則になっているようだ。 SonicBOOMv3のリポジトリ事態にCoremarkは入っていないようなので自分でバイナリを構築する…

2020-07-02

RISC-VのオープンソースプロセッサBOOMv3を試す

RISC-V CPU

RISC-VのオープンソースプロセッサBOOMv3（SonicBOOM）が公開されているが、シミュレーションを行うためにはChipyardの環境を用意するのが原則になっているようだ。 Chipyardの環境はかなり巨大なので用意するのが面倒なのだが、構築方法を忘れそうなので一…

2020-06-16

RISC-VのアウトオブオーダプロセッサSonicBOOM (BOOMv3)の論文を読む

RISC-V CPU

SonicBOOMというのはBOOM(Berkeley Out-of-Order Machine)の第3世代で、なぜSonicという名前を付けたのか謎だが、IPCを向上させるための技術が詰め込まれている。 carrv.github.io SonicBOOM: The 3rd Generation Berkeley Out-of-Order Machine https://car…

2020-04-01

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(7. リファレンスアルゴリズム)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 6. リファレンスアルゴリズム以下のようなエンコーダの実装を考える。 Qualified? : 命令がフィルタリングのクライ…

2020-03-31

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(6. パケットフォーマット2)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 5. トレースエンコーダの出力パケット 5.7 Format 1 パケットこのパケットには分岐命令の情報が含まれている。また…

2020-03-29

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(5. パケットフォーマット)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 5. トレースエンコーダの出力パケットトレースエンコーダでは、以下の情報を含まなければならない。パケットタイプ…

2020-03-28

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(4. フィルタリング)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 4. フィルタリングエンコーダがトレースを生成するためのメカニズムを示している。例えば、以下の条件ではトレース…

2020-03-27

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(3. Hartのエンコーダインタフェース)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 3. Hartのエンコーダインタフェース 3.1 インタフェースの要求以下の情報がインタフェースとして転送されればよい。…

2020-03-26

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(2. 分岐トレース)

RISC-V

RISC-V トレースフォーマットの勉強。続き。 github.com github.com 1章ずつ、翻訳ではなく日本語でサマライズしていく形式で進めていく。 Chapter.2 分岐トレース命令データトレース、もしくは分岐トレースはとあるアドレスからスタートして命令の実行情報…

2020-03-25

RISC-Vのトレースフォーマット仕様書が公開されたので読んでみる(1. イントロダクション)

RISC-V

RISC-Vのトレースフォーマットの仕様書が公開された。現在はドラフト段階だが、ドキュメントがGitHubで公開され、pdfファイルも入手することができる。各種CPUアーキテクチャのトレース形式など、あまり勉強したことが無いのでこれを機に読んでみよう。 git…

2020-03-14

RustでRISC-V命令セットシミュレータを作ろう (17. マクロの導入)

Rust ISS RISC-V

Rustで作る自作命令セットシミュレータの続き。アトミック命令をすべて実装したのはいいが、同じような記述を大量に並べてしまっておりどうも気持ちが悪い。 AMOADD.Wの実装 fn execute_amoadd_w (&mut self, inst: InstT) { let rs1 = Self::get_rs1_addr(i…