FPGA開発日記

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2017-07-24から1日間の記事一覧

VivadoでIPを生成する方法の調査(VivadoのIPインテグレーションの仕組み調査2. )

ZedBoardのIPデザインに対して、BlockRAMのモジュールを挿入する。 BlockRAMの設計 AXI4のインタフェースを持ったBlockRAMデザインを設計する。AXI4のインタフェースは他のデザインから取ってくる。 github.com blockram_test_v1_0 - blockram_test_v1_0_S00…