FPGA開発日記

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2015-07-18から1日間の記事一覧

Chisel事始め(2)

Chiselのチュートリアルの続き。 ucb-bar/chisel-tutorialgithub.com chisel-tutorial/examples/BasicALU.scala を見てみよう。 package TutorialExamples import Chisel._ class BasicALU extends Module { val io = new Bundle { val a = UInt(INPUT, 4) v…

Chisel事始め(1)

今まではRubyのテーブルと自作のデコーダ生成スクリプトを使ってVerilog-HDLのコードを生成してきたが、もうちょっと既存のフレームワークを探してみよう。 まずはChiselだ。ChiselはScalaで記述された言語情報からハードウェアを自動生成するためのフレーム…

ISSからハードウェアデコーダを自動生成してみる(4)

CPU

続いて、制御信号を自動生成に挑戦する。 ALU_ADD / ALU_SUB など、接頭語が同一ならば、同じビットフィールドとして宣言する。 それ以外の単発の名前であれば、固有に1ビットを割り当てる。 例: ALU_ADD/ALU_SUB/ALU_MUL/ALU_DIV/DST_EN/R1_EN/R2_EN の信号…