FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス https://msyksphinz.github.io/github_pages/

SiFive社から発表されたローエンド用のRISC-VコアE21/E20

SiFive社から発表されたローエンド用のRISC-VコアE21とE20、これまでのコアと比較して一覧表を作った。

www.sifive.com

f:id:msyksphinz:20180628004733p:plain

E21とE20はCortex-M0, M0+ を狙ったものに見える。2-stage、3-stageの構成でレイテンシ重視、さらにInterruptの本数も増えている(この辺、ほかのコアと表現が違う。 CLICだったりCLITだったりするので、統一して比較できるようにしてほしい)。

FPGA向けのBitstreamも準備中のようだが、まだAvailableではない。そのうちダウンロード可能になると思う。

U54‑MC Standard U54‑MC Standard E51 Standard Core E31 Standard Core E21 Standard Core E20 Standard Core
Core Type U54 RV64GC E51 RV64IMAC RV64IMAC RV32IMAC RV32IMAC RV32IMC
L1 Icache 32kB 16kB 16kB 16kB - -
L1 Dcache 32kB 8kB DTIM 64kB DTIM 64kB DTIM - -
Memory Protection 8 8 8 8 2 -
Local Interruption Per Core 48 48 16 16 127 -
Core Local Interrupt - - 1 timer, 1 SW 1 timer, 1 SW 127 Interrupts 32 Interrupts
Virtual Memory Support Sv39 - - - - -
L2 ECC 2MB - - - -
DMIPS/MHz 1.7 1.61 1.7 1.61 1.38 1.1
Coremark/MHz 2.75 2.73 3.01 3.01 3.1 2.4
Pipeline In-order, 5-6stage In-order, 5-6stage 3-stage 2-stage