FPGA開発日記

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SiFive Webinar "Part III: Evaluating SiFive RISC-V Core IP" 資料

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SiFiveのWebinarが更新されていた。 スケジュールは知っていたのだけれど、真夜中は遅すぎる。。。 ちょっと受講不能。。。

Webinar Catalogue

内容としては、有料のIPコアを評価する手法がメインだ。 E31とE51のVerilogをダウンロードして、論理合成結果などの画面もある。 一応、Synthesizableなようだ。

しかし、やはりChiselから生成されたVerilogで書いてあるんだろうなあ... そうすると、Verilogを解析するのはおそらく至難の業だ。 これはSiFiveのJobsページを見ると、Hardware Engineerの要求事項に、

Experience with Chisel (Hardware Construction Language), RISC-V preferred

と書いてある。これ、世界中に経験者どれくらい居るんだ...