FPGA開発日記

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yuki-sato.comの「LinuxからFPGAを使ってみる」をやってみる (ZedBoard版 #2)

前回の続き。

参考サイト。

yuki-sato.com

IPに外部ポートと機能を追加する。

f:id:msyksphinz:20170520015313p:plain

AXIに接続されるIPは作成したが、まだ機能を追加していないのと、LEDと接続するポートが空いていないので、Verilogを記述してIPを改造する。

編集する必要のあるファイルは、

  • myLed_v1_0_S_AXI.v : 機能記述のVerilogファイル
  • myLED_V1.0.v : AXIラッパー

myLed_v1_0_S_AXI.v は、出力ポートの追加、

output wire [3:0] led,

と機能追加、

assign led = slv_reg0[3:0];

を記述した。

また、myLed_V1.0は、出力ポートの追加、

output [3:0]led,
...
.led(led),

を追加した。

Verilogファイルの修正が完了すると、"Merge changes from Customization Parameters Wizard"をクリックして、変更を反映させる。

f:id:msyksphinz:20170520015343p:plain

Packaging Stepsの欄から、”Ports and Interfaces"をクリックすると、追加したled[3:0]が追加されていることが分かる。

f:id:msyksphinz:20170520015351p:plain

最後に、"Review and Package"に移動して、”Re-Package IP"をクリックしてIPを再生成する。

f:id:msyksphinz:20170520015358p:plain

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