Vivado 2017.1がリリースされていました

Vivado 2017.1がリリースされていた。

japan.xilinx.com

一応リリース情報を見てみよう。結構内容が盛りだくさんだ。

• Vivado IDE のユーザーインターフェイスを刷新。

まじで？

こんな感じだった。

AXI Verification IP を導入
- SystemVerilog ベース、ライセンス不要
- AXI3、 AXI4、 および AXI4-Lite をサポー ト
Zynq-7000 VIP を導入 (上記の AXI VIP に基づ く )
- ライセンス不要、 SystemVerilog ベース

これ面白そうね。試してみたい。

消費電力で最適化された大型RAM用の新しい属性。
- 2のべき乗でないアドレスのRTLRAM用に使用するブロックRAMを最小限にすることが可能。
- ブロックRAM推論の改善点
- SDPモードのブロックRAMセルのカスケード接続をサポート
- 非対称ポート幅ブロックRAMのバイトライトイネーブルをサポート。

これも面白そう。