前回までで、ISSに命令キャッシュ、データキャッシュを実装する方法について検討し、実装した。
Verilog-HDLでCPUを実装するにあたり、まだまだ必要な機能はある。次は、分岐予測を命令セットシミュレータ(ISS)を用いて実装する機能について検討しよう。
分岐予測とは
これらはコンピュータアーキテクチャの書籍を参照すると解説を簡単に見付けることができるので、こちらを参考にして欲しい。
コンピュータアーキテクチャ技術入門 ~高速化の追求×消費電力の壁 (WEB+DB PRESS plus)
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ヘネシー＆パターソン コンピュータアーキテクチャ 定量的アプローチ 第5版
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分岐予測の基本は、これまでに分岐したかどうかだ。
上記の分岐予測の機構は、Hisa Ando氏の「プロセッサを支える技術」から若干引用させて頂いた。
プロセッサを支える技術 ??果てしなくスピードを追求する世界 (WEB+DB PRESS plus)
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これまでの分岐予測結果と、分岐結果から次の分岐結果を予測する機構だ。
必要なのは、
- 当該分岐命令の「これまでの分岐結果(分岐結果ビットテーブル)」
- 当該分岐命令の「これまでの分岐予測結果(分岐予測結果ビットテーブル)」
例えば、分岐予測に使用するアドレスが10ビットであるならば、分岐結果ビットテーブルのエントリは210ビット=1024ビットとなる。 分岐結果ビットテーブルが3ビットで構成されているならば、分岐予測ビットテーブルのエントリ数は2(10+3)ビットの8192ビットとなる。 分岐予測結果と、分岐結果の2つを利用して次の分岐結果を予測する方式だ。
分岐予測は、2ビットを保持する分岐予測機構だ。
