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FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス https://sites.google.com/site/fpgadevelopindex/

Zynq ZedBoardを使ってPSとPLの協調プログラミング入門(3)

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前回まででIPの生成が完了したので、Wrapperを作成してbitstreamの合成の準備に入る。

  • 使用ツール : Vivado 2016.2
  • 使用OS : Windows 10

FPGA用のBitstreamを作成する

msyksphinz.hatenablog.com

msyksphinz.hatenablog.com

Sourceペインで[design_1]を右クリックして[Create HDL Wrapper]をクリックする。

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次に、同じく[Source]ペインで[design_1]を右クリックして[Generate Output Products]をクリックする。

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これにより、IPを接続したZynq Hardwareが完成する。

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今度は、[Flow Navigator]ペインでの[Generate Bitstream]をクリックして、FPGAにダウンロードするためのBitstreamを作成する。

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しばらくすると、Bitstreamの作成が完了する。

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SDKでソフトウェアを作成するために、Hardwareをエクスポートする。

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最後に、[Launch SDK]をクリックしてSDKを起動する。ここからプログラムの作成を開始だ。

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SDKを起動すると、simple_bramのアドレスが新にマッピングされていることが分かる。

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参考文献

以下を参考にさせて頂いた。というかほぼパクってしまった。ありがたい。

qiita.com