前回まででIPの生成が完了したので、Wrapperを作成してbitstreamの合成の準備に入る。
- 使用ツール : Vivado 2016.2
- 使用OS : Windows 10
FPGA用のBitstreamを作成する
Sourceペインで[design_1]を右クリックして[Create HDL Wrapper]をクリックする。
次に、同じく[Source]ペインで[design_1]を右クリックして[Generate Output Products]をクリックする。
これにより、IPを接続したZynq Hardwareが完成する。
今度は、[Flow Navigator]ペインでの[Generate Bitstream]をクリックして、FPGAにダウンロードするためのBitstreamを作成する。
しばらくすると、Bitstreamの作成が完了する。
SDKでソフトウェアを作成するために、Hardwareをエクスポートする。
最後に、[Launch SDK]をクリックしてSDKを起動する。ここからプログラムの作成を開始だ。
SDKを起動すると、simple_bramのアドレスが新にマッピングされていることが分かる。
参考文献
以下を参考にさせて頂いた。というかほぼパクってしまった。ありがたい。