FPGA開発日記

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Zynq ZedBoardを使ってPSとPLの協調プログラミング入門(2)

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前回までで、ZedBoard用のハードウェアの基盤が出来上がったので、今度はPLロジック部に追加するハードウェアを作り、IPとして追加していこう。

msyksphinz.hatenablog.com

  • 使用ツール : Vivado 2016.2
  • 使用OS : Windows 10

VivadoでIPを新規作成する

前回までの状態。ZedBoardのZynqプラットフォームが定義されている。

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[Tools]→[Create and Package IP]を選択すると、ウィザードがスタートする。

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[Create AXI4 Peripheral]を選択しておく。

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IPの情報を入力する。ここでは、AXIのスレーブIPとして、simple_bramという小さなブロックRAMを追加する。

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スレーブAXIポートの名前を[S_AXI]に変更しておく。

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[Edit IP]を選択して、Finishをクリックする。これでIPの外形の作成は完了だ。

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simple_bram_v_1_0_S_AXI.v を編集することにする。

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simple_bram_v_1_0_AXI.vの基本構造

どうやら内部を見てみると、AXIのチャネルを4つのサブチャネルに分割したサンプル構造になっているようだ。

データ幅はC_S_AXI_DATA_WIDTHで定義されてり、8ビット毎にバイトイネーブルが定義されている。WSTRBは

     input wire [(C_S_AXI_DATA_WIDTH/8)-1 : 0] S_AXI_WSTRB,

として定義されていた。これをブロックRAMに格納するために、以下のようなRAMを用意して、書き込みを管理するようにする。バイト単位にアドレスを変えてデータを書き込む。

    reg[ 7: 0] mems0[1023: 0];
...
  always @( posedge S_AXI_ACLK )
    begin
      if ( S_AXI_ARESETN == 1'b0 )
        begin
        end 
      else begin
        if (slv_reg_wren)
          begin
            for ( byte_index = 0; byte_index <= (C_S_AXI_DATA_WIDTH/8)-1; byte_index = byte_index+1 )
              if ( S_AXI_WSTRB[byte_index] == 1 ) begin
                // Respective byte enables are asserted as per write strobes 
                // Slave register 0
                mems0[{axi_awaddr[11: ADDR_LSB], {ADDR_LSB{1'b0}}} + byte_index] = S_AXI_WDATA[(byte_index*8) +: 8];
              end
          end
      end
    end    

データの出力は以下のような論理を組み立てる。

  always @(*)
    begin
      reg_data_out <= mems[axi_raddr[11: 0]];
    end

  // Output register or memory read data
  always @( posedge S_AXI_ACLK )
    begin
      if ( S_AXI_ARESETN == 1'b0 )
        begin
          axi_rdata  <= 0;
        end 
      else
        begin    
          // When there is a valid read address (S_AXI_ARVALID) with 
          // acceptance of read address by the slave (axi_arready), 
          // output the read dada 
          if (slv_reg_rden)
            begin
              axi_rdata <= reg_data_out;     // register read data
            end   
        end
    end    

これでIPは完成だ。

IPをZynqのプラットフォームに追加する

作成したsimple_bram_v1.0をZynqプラットフォームに追加してみよう。

Diagramから[Add IP]をクリックし、simple_bram_v1.0をクリックする。

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追加されるので、[Run Block Automation]および[Run Connection Automation]をクリックする。

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[Rgenerate Layout]をクリックすることで、配線した後のレイアウトを綺麗にすることができる。

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ここでアドレスマップを見てみる。アドレス0x43C0_0000から0x43C0_FFFFまでマップされていることが分かる。

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参考文献

以下を参考にさせて頂いた。というかほぼパクってしまった。ありがたい。

qiita.com