FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス https://sites.google.com/site/fpgadevelopindex/

Veritak Simulatorにおけるファイルリストの活用法

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僕はプライベートでVerilog設計をするとき、シミュレータとしてVeritakを使っている。 国産のVerilogシミュレータで、フリーのVerilogシミュレータに比べてかなり高速、またデバッグ環境が充実している。

大手EDAベンダが販売しているNC-VerilogVCS、QuestaSimなどに比較すると速度も機能充実ども劣るが、個人使用する分には十分で、かなり重宝している。 最近はアップデートがなくなってしまいもう開発停止?になってしまっているのかもしれないが、品質としては現バージョンで十分満足している。

Veritakにおけるプロジェクトの扱い方

このVeritakというシミュレータは、プロジェクトの管理は基本的にGUIで行う仕組みになっている。

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VeritakはGUIVerilogファイルをポチポチ選んでいき、プロジェクトを作成、プロジェクトをコンパイルしシミュレーション開始という手順を踏む。 しかし、これはマウスをたくさん動かす必要があり、あまりやりたくない方法ではある。 それよりも、最近のVCSやQuestaなどはファイルリストを読み込むことができる。これと同じようにして、ファイルリストにdefineやファイルのパスを記述しておけば自動的にプロジェクトとして利用できるようにするモードがある。

Veritakにおけるファイルリストの考え方について

Veritakは、ファイルリストやパラメータなどをveritak_src_files.txtというテキストファイルで管理している。これは、基本的にファイルリストと考え方は同じだ。

-Define
FILENAME="dhrystone.riscv.dat"
-include_dir
../../../common/include
c:/Xilinx/Vivado/2015.4/data/verilog/src/unisim_comp.v
../../../../hardware/mag_core/mag_top/sim/tb_mag_top.v
../../../../hardware/mag_core/mag_rnu/rtl/mag_rnu.v
...

define, include_dirの記述方法

defineを定義するためには、-Defineを記述した上で改行、define定数を定義する。include_dirも同様。改行を加える。

ファイルリストの記述方法

ファイルリストは単純にファイルを並べるだけ。これだけでVeritakファイルリストが作成できる。

Veritakのファイルリストのインポート方法

veritak_src_files.txtを作成したら、プロジェクトの編集画面で、[Import]をクリックすると、現在のディレクトリからveritak_src_files.txtを読み込んでプロジェクトファイルに反映される。

絶賛デバッグ中!

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