FPGA開発日記

FPGAというより、コンピュータアーキテクチャかもね! カテゴリ別記事インデックス https://sites.google.com/site/fpgadevelopindex/

Xilinx の LogiCORE IP で AXI-Interconnect を試す

http://japan.xilinx.com/support/documentation/ip_documentation/axi_interconnect/v1_05_a/j_ds768_axi_interconnect.pdf

AXI-Interconnectを使って自作CPUの足回りをまるっとAXIに変えてしまおうと思った。

なんか、生成してみると、各マスタとスレーブの信号が一つの信号でまとめられてしまって、ちょっと使いにくい。 僕はEmacsVerilog-Modeを使う人なので、それぞれのピン信号名を定義できて、自動的に接続できるようにするのが好きなので、 いちいち信号をまとめらるとちょっといやなのだが...

インスタンスするとこのようになる。

...
       .s_axi_awready                   (axi_connect0_awready[2:0]), // Templated
       .s_axi_wready                    (axi_connect0_wready[2:0]), // Templated
       .s_axi_bid                       (axi_connect0_bid[11:0]), // Templated
...

これはマスタが3つある場合のポートである。 ready信号が一つのポートにまとめられてしまった!

しかたがないので、一旦信号をまとめるブロックを置いてからインタコネクトを接続するはめになってしまっている。なんだか複雑だなあ...

f:id:msyksphinz:20150314215227j:plain