RISC-VにおけるRVWMOのメモリモデルについて、仕様書を読み直すことにした。 ChatGPTの力を借りながら、要点をまとめていく。 保存されたプログラム順序 プログラムの任意の実行におけるグローバルメモリのアクセス順序は、各HARTのプログラム順序の一部を尊…

MX: Enhancing RISC-V's Vector ISA for Ultra-Low Overhead, Energy-Efficient Matrix Multiplication 本論文において、Dense Matrix Multiplication（MatMul）は、線形代数、デジタル信号処理（DSP）、グラフィックス、及び機械学習など、多岐にわたる計算…

RISC-VにおけるRVWMOのメモリモデルについて、仕様書を読み直すことにした。 ChatGPTの力を借りながら、要点をまとめていく。 Syntactic Dependencies RVWMOメモリモデルの定義は、構文依存性の概念に部分的に基づいており、以下のように定義されている： レ…

RISC-VにおけるRVWMOのメモリモデルについて、仕様書を読み直すことにした。 ChatGPTの力を借りながら、要点をまとめていく。 本章においては、RISC-Vのメモリ一貫性モデルに関する定義を述べる。 メモリ一貫性モデル: メモリのロードが返す値を規定する規則…

ROBの削減効果の確認。デバッグして一応テストパタンが通るようになってきたので、Vivadoで論理合成してその効果を確認していきたい。 ROB面積削減適用前 +-------------------------+----------------------------+------------+------------+---------+---…

自作CPUの面積が結構大きいので、面積削減を検討していきたい。 次に、ROBの削減について考えていきたい。 現状、ROBの面積が非常に大きくなってしまっているのを確認している。 明らかに問題なのは、例外を扱う論理だ。 ROBの各エントリで律儀に例外情報と…

例えば以下の2つのVerilogファイルを持ったプロジェクトを考える。 package.sv package normal_package; localparam SIZE = 32; endpackage // normal_package module2.sv module module2 import normal_package::*; ( input logic clk, input logic reset, …

自作CPUの面積が結構大きいので、面積削減を検討していきたい。 まずはStore Queue(STQ)から。いろいろ見ていると、フォワーディングパスからストアデータの取得のための判定論理が大きいようだ。 STQは、ストア命令のアドレスとデータを保持して、データを…

SNS界隈で少し話題になっていた記事、「How to Design ISA」を読んでみた。 https://queue.acm.org/detail.cfm?id=3639445 要点を以下にまとめてみた。 ISAの役割と重要性: ISAはコンパイラとマイクロアーキテクチャ間の「共通言語」であり、コンパイラの中…

ちょっと気になって、NaxRiscvの面積解析を行った。 結構小さくまとまっている。どうやって作っているのかな？ msyksphinz.hatenablog.com

ベクトル演算システムの構造をまとめておこうと思う。 1. システムの全体構成 ベクトル演算システムは、主にベクトル演算側とベクトルLSU側の二つの部分に分類される。 フロントエンド部分では、スカラ演算機能にベクトル用のリネームユニットなどを追加し、…

前回、ベンチマークのためにAXPYを動かした。 ハザードが発生しても、投機実行を継続するためにuopを生成し続けるポリシを採用すると、MSHRへの割り当て以外の時にも長いハザードが発生してしまい、結果的に性能が大きく落ちていた。 ISS CYCLE is updated t…

ベンチマーキングのために、RISC-Vのベクトル命令で構成されたAXPYを動作させてみることにする。 前回の実行では、各イタレーションで、かなりの空きサイクルがある。MSHRの空きも大きい。やはりもうちょっとアグレッシブにMSHRの割り当てを行って、可能な限…

ベンチマーキングのために、RISC-Vのベクトル命令で構成されたAXPYを動作させてみることにする。 #include "vector_defines_m8.h" void axpy_intrinsics(double a, double *dx, double *dy, int n) { int i; long gvl = _MM_VSETVLI(e64, n); //PLCT // _MMR…

実装の考え直しをして、Uop Generatorを移動して、アドレス生成の調整を行う。 1uop分しかReplay Queueには格納されないので、再度パイプラインに流すときのアドレスの調整を行う必要がある。 通常は、最初のアドレスがrs1+0でそれをベースにaddress generat…

ベクトル命令の実装検討、リプレイキューの構造について考え直す。 ベクトル命令は1命令で複数のuopに分解されるが、一度ハザードが発生してそれ以降のuopをすべてリプレイキューに格納すると、必要なリプレイキューの大きさが非常に大きくなってしまう。 そ…

RISC-VのRVVにはFixed-Point命令セットが含まれており、完全にRVV1.0を名乗るためにはこれらもサポートしなければならない。 12. Vector Fixed-Point Arithmetic Instructions 12.1. Vector Single-Width Saturating Add and Subtract 12.2. Vector Single-W…

RISC-Vのベクトル・パイプラインには、実際には演算が適用されない領域がある。それが、 Prestart Region Masked Element Tail Region というものだ。PrestartはVSTARTよりも小さな値（要するに、ベクトル命令がリスタートするときの最初の要素） Masked Ele…

RISC-Vのベクトル命令には、浮動小数点におけるWideningとNarrowingというものがある。 Wideningは、浮動小数点の演算実行時に、データ型を拡張して計算するものであり、一方でNarrowingは、データ型を縮小して計算する。 例えば、SEW=32(FP32)ならば、演算…

ベクトルLSUのパイプラインは、大まかに以下のステージによって実行される。 ex0: 命令キューからの命令発行。命令詳細デコード。アドレス計算のためのレジスタアクセス。 ex1: ベクトル演算モードによるアドレス生成。TLBへのアクセスによる物理アドレスへ…

ベクトル命令のテストパタンriscv-vector-testsでvadd.viに属するテストパタンがすべてPASSできるようになったので、とりあえず手持ちのテストパタンを全部流してみた。 実行したのは878個のriscv-vector-testsだ。それぞれの命令についてテストするもので、…

前回のデータ・プリフェッチャで性能が向上しない問題。いろいろと解析した。 1つは、プリフェッチ生成時のバンド幅の問題。プリフェッチの生成により複数のプリフェッチ・リクエストが生成される場合、そこで前方のパイプラインが停止してしまってはならな…

ベクトル命令のデバッグで面倒くさいのは、複数のレジスタへの書き込みが発生したときの対処だ。 LMUL>1の時に、複数のベクトルレジスタの検証が行えるように環境を変更しよう。 void step_spike(long long rtl_time, long long rtl_pc, int rtl_priv, long …

順序違反と、LMUL>1の対応を実装して、どうにか最初のテストパタンvadd.viのPASSに成功した。 // vadd.vi-0 MW4(0x000000008003c000)<=0000000000000001 322930 : 41349 : PC=[000000008000003a] (M,11,01) 0003cf17 auipc t5, 0x3c GPR[30](26) <= 00000000…

いろいろ勉強したCPUのデータプリフェッチャについて、理解を深めるために自作CPUにデータプリフェッチャを実装してみることにした。 まずは簡単なConstant Strideのプリフェッチだ。 LSUのパイプラインが1つ以上あるので、トレーニングテーブルの更新はその…

前回の続き。マイクロコードを変更して再実験を行う。今回の再実験で考え直さなければならないのは以下の通りだった。 テストケースを動かすためには、アウト・オブ・オーダ実行のメモリ・アクセスの順序入れ替えを考慮しなければならない。 これまではスカ…

レジスタ・ファイルのサイズを削減するための手法の論文「HAIR」を読んでいる。その内容を簡単にまとめようと思う。 もうちょっとパリティの構造について例を考えながら考察したいと思う。 例えば、以下のような命令のシーケンスを考える。 ld x10, 0(x11) a…

前回の続き。マイクロコードを変更して再実験を行う。今回の再実験で考え直さなければならないのは以下の通りだった。 LMULを命令情報として追加して、最後の命令であればROBに命令終了通知を出す。 vsetvl命令がLMUL_CHANGE例外を出すとき、VSEWとかVLMULの…

Qualcomm等のヨーロッパ企業が合同でRISC-Vをベースとするチップ設計会社を設立するアナウンス、具体的な会社のウェブサイトが作られたようだった。 www.quintauris.eu プレイヤーは明らかに自動車向けであり、それも下記のウェブサイトの中に明記されている…

前回の続き。もうちょっと修正して、統計情報がきちんと出るようにした。 alu[0] 53 / 245, lsu[0] 81 / 269, bru 66 / 207, csu 0 / 0, fpu[0] 0 / 0, 200 / 721 = 0.277 alu[0] 31 / 289, lsu[0] 59 / 228, bru 57 / 229, csu 0 / 0, fpu[0] 0 / 0, 147 / …