Chisel で記述された TileLink は環境を構築するのが大変だ。 そこで、ChiselのTileLinkの実装を最大限活用しつつ、TileLinkのバスを使ったSoCモデルを作成して、モデルを作ってみよう。 github.com Chisel → FIRRTL → Verilog で必要なこと とりあえず試行…