FPGA開発日記

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2016-05-28から1日間の記事一覧

CSRのVerilogモデルを自動生成するためのジェネレータ

RISC-V対応のパイプラインプロセッサをちまちま作ってみている。基本的な命令発行制御などはできるようになってきたが、プロセッサとしてベンチマークなどを動作させるために必要になってくるのは、やはりシステムレジスタの実装だ。 RISC-Vのシステムレジス…