さて、そろそろ自作CPUのシミュレーション環境を構築しよう。 コアの共通部はVerilog-HDLで記述し、デコーダのようなISSと共用できる部分はRubyから自動生成する。 github.com Verilog-HDLの部分を構築し、デコーダはISSから生成させる。 $arch_table[ 0] = …