FPGA開発日記

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2015-09-10から1日間の記事一覧

EmacsのVerilogモードで、AutoConnectビット幅を制御する(Lispと繋げるときの注意)

自分でも時々悩むのだが、Verilog-modeでAUTO_TEMPLATEを使って、さらにLispで信号名を制御したいときは、どこまでをLispとして取り合つかうかに注意しよう。 例えば、ポートに接続される信号名を正規表現で生成して、それをさらに全てdowncaseにしたいとす…